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低功耗设计技术(1) 陈虎 2004年5月 主要内容 低功耗的基本理论 降低功耗的手段 电路级 逻辑级 体系结构级 软件 总线的低功耗技术 总线编码 总线编码的效果 总线拆分 低功耗的基本理论 功耗和延时的折衷 降低功耗的主要手段 电路级： 可变电压（门限电压和工作电压） 变频率（需要快速PLL支持，或专门的时钟多路开关） 优化的定制设计（降低时钟负载，晶体管尺寸优化等） 减少存储器的功耗（减少漏电流） 异步电路（完全取消时钟） 半频（时钟的上升沿和下降沿可用于同步事件，从而将主频降低一半） 半偏移时钟(时钟仅在工作电压的一半) 降低功耗的主要手段 逻辑级 门控时钟（最多可以减少60%） 电路设计优化, 降低信号翻转率 逻辑电路优化 时序电路优化（FSM的分解） 布局优化 均衡整个时钟树分布，时钟树中的缓冲数目减少了约40%，线和单元电容减少了约20%。 减少时钟线电容： 采用双倍线间距布置时钟线 集中寄存器于特定区域 优化单元布局以最小化时钟树 面向功耗优化的综合（减少8%左右） 多频率 降低功耗的主要手段 并行处理（降低主频） 总线和Cache的优化 软硬件划分（选择合适的实现手段：专用硬件，DSP软件，CPU的软件？） 指令级功耗优化（选取最小功耗的指令集合来实现应用 ） 控制-数据流变换（用于数字信号处理的专用电路） 降低功耗的主要手段 动态功耗管理 指允许系统进入睡眠状态的控制方法，主要用于控制微处理器，硬盘和手持式设备。 应用算法 编译技术 两种基本的总线编码方式 微处理器的地址特征与总线编码 微处理器发出的地址流： 指令流（很好的顺序性，63%） 数据流（顺序性较差，仅11%） 两者合并后为57%。 顺序性很好的指令流，INC方法较好 顺序性差的数据流，INV方案较好 额外的SEL信号区分指令流和数据流：在指令流时采用INC方案，在数据流时采用INV方案。 基于字典的自适应编码 N位数据被分为了三个区域，[N-1, WI], [WI-1, WO], [WO-1, 0](N=32, WO=6, WI=3)，[WO-1, 0] 为固定传输区域 以[WI-1, WO]作为访问字典的地址，并将字典中的数据与[N-1, WI]的数据比较， 如果相同: 设置状态线为1， 不传输[N-1, WI]位的数据。 解码端使用字典中的数据作为总线结果 如果不同: 设置状态线为0， 传输[N-1, WI]的数据， 编解码双方都将更新字典 其他总线编码方式 在地址总线方面，还包括Gray码，T0-XOR码，偏移表示，金字塔码等等。 在数据总线方面，还包括 BITS, 码表编码，基于概率的映射等等。 这些算法目的是减少总线上的信号翻转率，但是过于复杂的编解码方案可能导致额外的功耗，甚至有超过在总线上节省的功耗。 基于AHB总线编码的实际案例 有两个主要特点： 每个字节都有相应的INV标志位来单独编解码。 外存包括两个体一个为8位的数据存储器，一个为1位的INV标志存储器。 在随机测试向量下，对于32位(16b, 8b)，可以节约19%(5%, 1%)的功耗 对于两维卷积运算的应用(32位)，则可以节约22%的功耗 可能存在的问题： 在外存上保持AHB上的编码模式，可能会导致外围存储器的访问功耗增加，而且不利于其他部件共享。 没有讨论对于地址总线的低功耗优化。 总线编码的性能开销 应用背景： 8051的8位程序总线的数据部分采用了INV方案，地址部分采用了INC方案。 编解码模块可以通过程序控制来决定是否使用。 在没有使用总线编码方案时，总线主频20MHZ，采用了总线编码方案后，总线主频60ns(16.7MHZ)。 对多个典型程序测试表明，在使用编解码模块时，虽然程序的执行时间延长了20%，但是总的能量功耗下降了23%（功率下降了36%）。 总线拆分技术 三态总线被分为两段BUS1和BUS2，通过双向缓冲连接。 当总线通信的主/从设备从属于同一个总线段时，双向缓冲将被截断。 此时总线的驱动将减少。与双总线相比，该方案仅有一套总线控制系统。 根据系统中各个部件之间的通信比例划分总线的思想却是值得借鉴的。 微处理器内部结构与功耗的关系 不同应用背景（如SpecInt和SpecFP）可能会导致功耗指标（MIPS/W）结果不同。这说明，对处理器的功耗评估非常依赖于测试程序的选择。 在Cache的测试中，固定了行和组相联的数目，变化行的尺寸。结果表明，当行的尺寸增加时（从2倍到16倍），其性能提高不过4%，但是功耗却至少增加了2倍。 对内部资源的功耗分析表明，当内部资源（如FIFO队列长度，转移预测表大小）数目增加时，其功耗与性能基本同时增加，这说明增加内部资源的功耗效果很显著。 微处理器体系结构与功耗的关系 采用功耗-延时积的方式来综合