(word)全志科技2015校园招聘IC设计笔试题.docVIP

一（10分）：x,y,z位宽为8bit，c位宽为4bit，a 1’b1;b 8’h12;如果c ~a; x b+ ~a ; y b+~a; z b+c;则x,y,z用2进制数表示分别是多少？ 二（10分）用基本门电路（与，或，非）画出2个bit的数据相加的加法器。 三（10分）请阐述下PVT三项因素对数字电路的影响 四：（10分）下面一段组合逻辑，改错 module select sel,a,b,c,out ; input [1:0] sel; input [1:0] a,b,c; output [2:0] out; reg [2:0] out; always @ a,b,c if sel 2’b00 out a+b; else if sel[1] out b+c; endmodule 五：（15分）请判断以下概述是否正确，并针对错误描述简述原因 1：数字电路设计中竞争和冒险会带来电路上的毛刺，需要加入RC滤波电路滤除 2：如果DFF的Hold时间不满足，通常可以通过降低时钟运行速度来解决 3：DFF的setup时间是根据DFF与DFF之间的时序路径分析出来的，把时钟变慢可以有效增加DFF的setup时间 4：同步电路和异步电路区分的主要方式是看是否使用的同一个时钟 5.异步reset信号因为和时钟是异步的，因此不需要加时序约束 六（15分）现有