Xilinx_ISE使用教程__2.ppt

实验三：全局时钟约束--输入引脚位置约束条件 按下图所示输入约束条件，保存，并退出PACE。 2 实验三：全局时钟约束--实现设计并分析时序 在源文件窗口，选择顶层设 计文件loopback.vhd文件，然后 在处理子窗口中，选择 Implement Design，并展开该选 项，选择Map，并展开Generate Post-Map Static Timing，并用鼠标 双击Analyze Post-Map Static Timing，下面将出现分析映射后 静态时序报告。 1 实验三：全局时钟约束--实现设计并分析时序 检查时序分析报告，并比较实际的时序条件，并退 出静态时序分析报告。 2 实验四：综合技巧的应用--实验目的 该实验将进一步的说明综合属性的高级设计技 巧，掌握这些技巧将改善调试和综合的结果。 该实验由下面的步骤组成： 1）完成设计 2）使用默认的设置进行综合 3）改变综合的选项 4）在RTL Viewer中观察综合的结果。 实验四：综合技巧的应用--实验原理 PicoBlaze uart_tx Instructions Address Instructions rx_data out_port[7:0] port_id[7: