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vhdl语言实例练习闹钟系统控制电路
一、课程设计LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ——包含库和程序包
entity naozhong is
port clk,reset:in std_logic; resettime: in std_logic_vector 16 downto 0 ;——端口表定义clk,reset,clocktime等输入变量;elert,hour,minute,secind输出变量 clocktime:in std_logic_vector 16 downto 0 ; elert:out std_logic; hour: out std_logic_vector 4 downto 0 ; minute: out std_logic_vector 5 downto 0 ; second: out std_logic_vector 5 downto 0 ;
end naozhong; ARCHITECTURE clock of naozhong is SIGNAL count1 : STD_LOGIC_VECTOR 5 DOWNTO 0 ;
SIGNAL count2 : STD_LOGIC_VECTOR 5 DOWNTO 0 ;
SIGNAL count3 : STD_LOGIC_VECTOR 4 DOWNTO 0 ; 棗 设置信号count1 count2 count3
BEGIN second count1;
minute count2;
hour count3;
PROCESS clk,reset BEGIN if clocktime count3count2count1 then ——闹钟报警功能:当现在时间与设定报警时间相同时,发出警报 elert 1; else elert 0; end if; IF reset 1 THEN count1 resettime 5 downto 0 ; count2 resettime 11 downto 6 ; ——计时功能:以24小时的时钟计时 count3 resettime 16 downto 12 ; elsif clkevent AND clk 1 then count1 count1+1; if count1 111011 then count2 count2+1; count1 000000; if count2 111011 then count3 count3+1; count2 000000; if count3 10111 then count3 00000; end if; end if; end if;
end if; ——程序结束
END PROCESS;
END clock;
三、实验结果与分析
图表 1闹钟系统控制—秒钟
由图表1看出在时钟信号clk作用下,秒钟由000000,000001,000010,000100,依次递增计时,并且从闹钟定时clocktime 00000000000000000,报时输出elert 1,完成报时功能。
图表 2闹钟系统控制—秒钟
由图2中可看出,当秒钟计时到second 111011即59秒时,跳转到second 000000,并且有分钟进位minute 0000001,实现了进位功能。
图表3闹钟系统控制—分钟
从图3红框中看出分钟计时minute由000000,000001,000010,000011,依次递增完成分计时;并且闹钟功能依然有效。
要完成显示小时计时功能必须对时钟进行设定才能观察得到,因此加入reset功能,当将时间设定为resettime。
图表4闹钟系统控制—时钟
从图表4中橙色和红色方框中可以看出当分钟minute由111011进位到000000,并且使小时位hour开始计时,分钟每六十进位,小时加1,;
当reset 1时,将resettime 000001XXXXXXXXXX1传递给时钟,实现了时钟设置功能。
图表5闹钟系统控制—闹钟功能
如上图中红色框中可看出设定的闹钟时间为clocktime 00000000000000110,当时钟计时到该时间时,如橙色框中看出闹钟报时elert 1,完成报时功能。
综合以上分析可知该闹钟系统控制电路完成了所需功能。
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