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内容 Verilog 行为描述（续） 连续赋值语句assign 高级程序语句 任务task 函数function Verilog行为描述 assign赋值方式 Verilog行为描述 过程连续赋值assign与deassign EX： module dff_asyn(q,d,clear,clk); //异步清零D触发器 output q; input d,clear,clk; reg q; always @(clear) if(!clear) assign q=0; //强制连续执行 else deassign q; always @(posedge clk) q=d; //assign有效期间，q不变 endmodule 练习题 请给出RS触发器的Verilog行为描述： 采用assign直接赋值 采用always语句 module rsff(R,S,Q,Q_); input R,S; output Q,Q_; assign Q = ~(Q_ (~R)); assign Q_ = ~(Q (~S)); endmodule module rsff(R,S,Q,Q_); input R,S; output Q,Q_; reg Q,Q_; always @(R or S or Q or Q_) begin Q = ~(Q_ (~R)); Q_ = ~(Q (~S)); end endmodule 练习题 请给出右图三个结构的Verilog行为描述 1. module logic1(s,a,b,out1); input s,a,b; output out1; reg out1; assign tmp1 = (s==1)? a:b; assign tmp2 = out1; always @(posedge tmp1) out1= tmp2; endmodule Verilog行为描述 注意：编译器习惯于将else与离它最近的上一个if配套 EX：Error if(en==1’b1) if(!error) a=a+1; else a=0; EX: Right if(en==1’b1) begin if (!error) a=a+1; end else a=0; Verilog行为描述 EX： `define pass_accum 4’b0000 `define pass_data 4’b0001 `define ADD 4’b0010 ........ always @(posedge clk) case（opcode） `pass_accum：#3.5 alu_out = accum； `pass_data：#3.5 alu_out = data； `ADD：#3.5 alu_out = accum+data； `AND：#3.5 alu_out = accumdata； `XOR：#3.5 alu_out = accum^data； default：#3.5 alu_out = 8’bx； endcase Verilog行为描述 注意：case敏感表达式与各个值是按位全等比较！！ 允许比较x、z 各个值应该显式给出位宽 casez与casex casez：如果比较双方某一位为z，该位比较结果为真 casex：如果比较双方某一位为x或z，该位比较结果为真 Verilog行为描述 EX: module demo_casez(……); …… casez(inst_reg) 8’b1???????:语句1；// ?是z的另一种表示方式 8’b01??????:语句2； 8’b0011????:语句3； 8’b00001???:语句4； endcase endmodule Verilog行为描述 forever语句 格式： forever 块语句 EX： initial begin clock=0; forever #5 clock=~clock; end module multiplier（result, op_a, op_b）；//乘法器 parameter size = 8； input[size:1] op_a,op_b; output[2*size:1] result; reg[2*size:1] shift_opa,result; reg[size:1]