基于ispLSIE的数字频率计的设计报告范本.docx

基于ispLSI 1032E的 数字频率计的设计 一，摘要 本系统主要由分频器、测频信号发生模块、计数模块、寄存显示模块三部分组成。测频信号发生模块是本频率计的核心部分，根据所测信号的频率，通过选择合适的基准频率，可以切换量程，以提高频率计的精确度。通过系统可编程（ISP）大规模集成逻辑器件（CPLD）ispLSI 1032E芯片，可以实现自顶向下的设计方法，使设计方法简便、高效，也提高了系统的可靠性和灵活性。 二，前言 传统的数字频率计设计主要基于标准逻辑器件，如TTL系列，采用自底向上的方法构成系统，这种方法主要凭借设计者的经验，需要很多标准器件。而随着电子技术的发展，采用先进的复杂可编程逻辑器件取代传统的标准集成电路，已成为技术发展的必然趋势。本设计采用ispLSI 1032E芯片，可以实现自顶向下的设计方法，使设计方法简便、高效，也提高了系统的可靠性和灵活性。 传统的频率测量法为在一定的闸门时间内测量被测信号的脉冲个数，取闸门时间为T,在闸门时间内通过的被测信号脉冲个数为N，则被测频率可表达为 (1) 测量频率的相对误差为 （2） 式中，由计数引起，与、N成反比；由闸门信号宽度不准引起，主要取决于适应晶体振荡器频率的稳定度。因此，选择闸门时间T可以改变量程和测频相对误差