实验二频率计资料.doc

实验二 Xilinx_ISE 软件使用与数字系统设计相关实验 实验目的 学习并理解 利用Xilinx IP核生成应用系统的原理。 学习并理解 Xilinx DDS核和除法器核。 学习并理解 波形发生器原理。 学习并理解频率计的原理。 实验条件 PC机 Xilinx ISE13.1 软件 USB下载线 Digilent Adept软件（2.0或更新版） Xilinx大学计划开发板Basys2 预习要求 阅读实验原理及参考资料，了解利用Xilinx IP核生成应用系统的原理，学习Xilinx DDS核和除法器核实现的基本原理，了解Xilinx DDS核和除法器核的基本用法，学习并理解利用可编程器件实现波形发生器与频率计的原理， 实验原理 1. Xilinx IP core基本操作? IP Core就是预先设计好、经过严格测试和优化过的电路功能模块，如乘法器、FIR滤波器、PCI接口等，并且一般采用参数可配置的结构，方便用户根据实际情况来调用这些模块。随着FPGA规模的增加，使用IP core完成设计成为发展趋势。 IP Core生成器（Core Generator）是Xilinx FPGA设计中的一个重要设计工具，提供了大量成熟的、高效的IP Core为用户所用，涵盖了基本单元、FPGA结构与特征、标准总线接口数字信号处理、汽车工业、通信等大类，从简单的基本设计模块到复杂的处理器一应俱全。能够大幅度减轻设计人员的工作量，提高设计可靠性。 Core Generator最重要的配置文件的后缀是.xco，既可以是输出文件又可以是输入文件，包含了当前工程的属性和IP Core的参数信息。?启动Core Generato有两种方法，一种是在ISE中新建IP类型的源文件，另一种是双击运行[开始] [程序] [Xilinx ISE 9.1i] [Accessories] [Core Generator]。限于篇幅，本节只以调用加法器IP Core为例来介绍第一种方法。 在工程管理区单击鼠标右键，在弹出的菜单中选择New Source，选中IP类型，在File Name文本框中输入adder（注意：该名字不能出现英文的大写字母），然后点击Next按键，进入IP Core目录分类页面，如图4-13所示。 f out =Δθ f clk / 2Bθ(n ) ( 1) 频率分辨率为: Δf = f clk / 2Bθ(n ) ( 2) 传统基于FPGA 的 DDS设计方法是利用硬件描述语言 VHDL 或 Verilog 来设计相位累加器、 LUT ( 数据查表)以及控制逻辑。此方式程序代码量较大、 设计效率偏低且使用较多 FPGA 资源。基于 Xilinx 公司系列 FPGA IP CORE 的 DDS 设 计方 法, 直 接从 CoreGenerator 中调用 DDS IP CORE 即可实现DDS 核心功能,无需编写内部代码，设计简单方便。 4.2. FPGA IP CORE Core Generator 是Xilinx 公司系列FPGA 集成开发环境 ISE的子设计工具, 其将原有重复使用的设计思路或方法模块化、 集成化、 标准化后进行封装 IP CORE, 供以后设计直接使用。Core Generator 中的所有 IP CORE 都是Xilinx 以及第三方合作伙伴提供并经过验证的, 其中有些复杂的 IP CORE 需要另行付费才能使用, 绝大部分简单IP 只要有集成开发环境 ISE 使用授权就可以使用。为保护知识产权, 所有 IP 都不公开内部代码, 只提供外部接口定义和操作技术文档。 4.3. Xilinx DDS核 图 2 是启动 ISE Core Generator 调用的 DDS IPCORE 界面。在设置选项中 DDS Clock Rate( DDS时钟)、Frequency Resolution( 频率分辨率)、 输出数据宽度要设定固定值; Out put Frequency( 输出频率) 是可编程的, 只需设置初始值。Core Generator 会根据 DDS 时钟和频率分辨率自动配置累加器数据宽度和数据表深度。 图 3为 DDS IP CORE模块外部接口定义。模块定义了输入端口(DAT A)和输出端口( SINE、 COSINE) 、 地址端口( A) 、 时钟使能端口( CE)、 RDY 和 RFD 握手信号( 可选) 、 SCLR (同步清零端, 可选) 、 CHANNEL ( 输出通道指示, 用于多通道 DDS) 。 图 2 ISE DDS IPCORE使用界面 图 4为单通道 DDS 时序图。模块在 CE 为‘0’ ( 无效) 、 WE 为‘1’ 时, 分别将相位增量(