表决电路.docVIP

实验课题二： 多数表决电路的设计 1.设计要求： 用VHDL文本输入法设计一个7人多数表决电路。 2.设计目的： 应用MAX+plusⅡ软件的原理图设计法，设计编译一个七人多数表决电路，用与门，或门来实现，进行系统仿真，并用GW48—CK EDA实验开发系统进行硬件验证. 3. 设计思路： 首先根据七人多数表决电路列出真值表，进行化简，写出逻辑表达式，画出逻辑图；然后采用MAX+plusⅡ的原理图输入设计法进行设计。 4.设计文件： 1、七人多数表决器的源程序如下； LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT(AIN,BIN,CIN:IN STD_LOGIC; SUM,COUT:OUT STD_LOGIC); END ENTITY f_adder; ARCHITECTURE art3 OF f_adder IS COMPONENT h_adder IS PORT(A,B:IN STD_LOGIC; SO,CO:OUT STD_LOGIC); END COMPONENT h_adder; COMPONENT or2_1 IS PORT(A,B:IN STD_LOGIC; C:OUT STD_LOGIC); END COMPONENT or2_1; SIGNAL S1,S2,S3:STD_LOGIC; BEGIN U1:h_adder PORT MAP(A=AIN,B=BIN, CO=S1,SO=S2); U2:h_adder PORT MAP(A=S2,B=CIN, CO=S3,SO=SUM); U3:or2_1 PORT MAP(A=S1,B=S3, C=COUT); END ARCHITECTURE art3; 2、原理图如下图所示为： 4、系统仿真图为： 6、引脚锁定： 7、硬件验证： 通过输入信号和各种组合，并且控制时间，控制两种输出电平，看相应的二极管是否显示正确.