VHDL60进制加法器.docVIP

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2017-06-08 发布于重庆
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VHDL60进制加法器.doc

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VHDL60进制加法器

LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR 3 DOWNTO 0 ; COUT : OUT STD_LOGIC ; END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS CLK, RST, EN VARIABLE CQI : STD_LOGIC_VECTOR 3 DOWNTO 0 ; BEGIN IF RST 1 THEN CQI : OTHERS 0 ; --计数器异步复位 ELSIF CLKEVENT AND CLK 1 THEN --检测时钟上升沿 IF EN 1 THEN --检测是否允许计数（同步使能） IF CQI 9 THEN CQI : CQI + 1; --允许计数, 检测是否小于9 ELSE CQI : OTHERS 0 ; --大于9，计数值清零 END IF; END IF; END IF; IF CLKEVENT AND CLK 1 THEN IF CQI 9 THEN COUT 1; --计数大于9，输出进位信号 ELSE COUT 0; END IF; END IF; CQ CQI; --将计数值向端口输出 END PROCESS;END behav; LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6 ISPORT CLK1,RST1,EN1 : IN STD_LOGIC; CQ1: OUT STD_LOGIC_VECTOR 2 DOWNTO 0 ; COUT1 : OUT STD_LOGIC ; END CNT6;ARCHITECTURE behav OF CNT6 ISBEGIN PROCESS CLK1, RST1, EN1 VARIABLE CQI : STD_LOGIC_VECTOR 2 DOWNTO 0 ; BEGIN IF RST1 1 THEN CQI : OTHERS 0 ; --计数器异步复位 ELSIF CLK1EVENT AND CLK1 1 THEN --检测时钟上升沿 IF EN1 1 THEN --检测是否允许计数（同步使能） IF CQI 5 THEN CQI : CQI + 1; --允许计数, 检测是否小于5 ELSE CQI : OTHERS 0 ; --大于5，计数值清零 END IF; END IF; END IF; IF CLK1EVENT AND CLK1 1 THEN IF CQI 5 THEN COUT1 1; --计数大于5，输出进位信号 ELSE COUT1 0; END IF; END IF; CQ1 CQI; --将计数值向端口输出 END PROCESS;END behav;LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY CNT60 IS PORT CLK0,RST0,EN0 : IN STD_LOGIC;COUT2: OUT STD_LOGIC; LED1 : OUT STD_LOGIC_VECTOR 3 DOWNTO 0 ; LED2 : OUT STD_LOGIC_VECTOR 2 DOWNTO 0 ; END ; ARCHITECTURE one OF CNT60 IS COMPONENT CNT10 PORT CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR 3 DOWNTO 0 ; COUT : OUT STD_LOGIC ; END COMPONENT ; COMPONENT CNT6 PORT CLK1,RST1,EN1 : IN STD_LOGIC; CQ1: OUT STD_LOGIC_VECTOR 2 DOWNTO 0 ; COUT1 : OUT STD_LOGIC ; END COMPONENT ;SIGNAL COUT0:STD_LOGIC; BEGINu1:CNT10 PORT MA