第6章 总线时序2009(1学时).pptVIP

微机原理 检测教研室 学有所成 这是你收获的季节 丰收去 Thank you! 第六章 8086CPU的总线操作与时序 在每个时钟脉冲的上升沿，CPU会对HOLD引脚信号进行采样。 如果检测HOLD处于高电平状态，则在允许让出总线周期的T4状态或者空闲状态TI之后的下一个时钟周期，CPU把HLDA变为有效，让出总线控制权。 如果发出请求设备将HOLD置为低电平，CPU收回总线控制权。 CPU一旦让出总线控制权，便使地址/数据引脚、地址/状态引脚以及控制信号引脚RD、WR、INTA、M/IO、DEN及DT/R都处于浮空状态。 第六章 8086CPU的总线操作与时序 在第一个中断响应总线周期，处理器使地址/数据线处于高阻态，并从T2开始发出中断响应INTA且一直维持到T4开始，用来通知外设，处理器已响应中断请求INTR。 * 第七章 8086CPU的总线操作与时序 1.时序概念: 时钟周期 T状态周期 机器周期 总线周期 指令周期 空闲状态周期TI 等待周期Tw 2.典型总线周期 存储器及外设读写周期 中断响应周期 总线请求/响应周期 第七章 8086CPU的总线操作与时序 1. 有利于我们深入了解指令的执行过程 2. 有利于我们在编程时适当选用指令以缩短指令的存贮空间和指令执行时间 3. CPU与存贮器或I/O端口连接时，要考虑如何实现时序上的配合 4. 微型机用于实时控制