数字秒表设计(终结版)案例.docVIP

河南机电高等专科学校 《可编程逻辑器件原理与应用》 课程设计报告 数字秒表设计 专业班级： 医电131 学 号： 1座机电话号码 姓 名： 徐长伟 时 间： 2015年6月 成 绩： 数字秒表设计 摘要：本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上，了解EDA技术，对计算机系统中时钟控制系统进一步了解，掌握状态机工作原理，同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时，通过对数字秒表的设计，进行理论与实际的结合，提高与计算机有关设计能力，提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术，达到课程设计的目标。 关键词：FPGA;数字秒表；VHDL 目录 1.概述 3 2.设计要求 4 2.1实验任务及要求 4 3.总体构思 4 3.1系统总体框图 4 4.各单元电路的设计和实现 5 4.1数字秒表的电路逻辑图 5 4.2时序波形图如下： 7 4.3顶层程序框图如下： 8 5.功能仿真及其结果 8 5.1分频模块 8 5.2计数模块 9 5.3势能控制模块 10 5.4显示控制模块 11 6.编译、下载及调试 13 6.1各功能模块VHDL程序十分之一秒 13 7.总结 27 1.概述 超高速硬件描述语言VHDL是数字系统进行抽象的行为与功能描述道具体的内部线路结构描述，利用EDA工具可以在电子设计的各个阶段各个层系进行计算机模拟验证，保证设计过程中的正确性，可大大降低设计成本，缩短设计周期。本文介绍的数字秒表设计，。利用基于VHDL的EDA设计工具，采用大规模可编程逻辑器件FPGA，通过设计芯片来实现系统功能。 应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了系统的开发时间，提高了工作效率。本文介绍一种以FPGA为核心，以VHDL为开发工具的数字秒表，并给出源程序和仿真结果。 2.设计要求 2.1实验任务及要求 设计用于体育比赛用的数字秒表，要求： 1.及时精度大雨1/1000秒，计数器能显示1/1000秒时间，提供给计时器内部定时的始终频率为12MHz；计数器的最长计时时间为1小时，为此需要一个7位的显示器，显示的最长时间为59分59.999秒。 2、设计有复位和起/停开关。 （1）、复位开关用来使计时器清零，并做好计时准备。 （2）、起/停开关的使用方法与传统的机械式计数器相同，即按一下起/停开关，启动计时器开始计时，再按一下起/停开关计时终止。 （3）、复位开关可以在任何情况下使用，即使在计时过程中，只要按一下复位开关，计时进程理科终止，并对计时器清零。 3、采用层次设计方法设计符合上述功能要求的数字秒表。 4、对电路进行功能仿真，通过波形确认电路设计是否正确。 5、完成电路传布设计后，通过实验箱下载验证设计的正确性。 3.总体构思 3.1系统总体框图 数字秒表主要有分频器、计数模块、功能控制模块、势能控制模块和显示输出模块组成。系统框图如图3-1所示。 图表 3-1 本次的设计仿真选用以EP1C6Q240芯片为核心的FPGA开发板，该开发板提供了较完善的外围周边电路和信号接口，并提供了一块4位7段数码管的扩展板，为本次设计提供了硬件条件。在设计中，功能控制模块根据控制选择不同的功能状态的时间输出，通过势能控制模块和显示输出模块驱动7段数码管显示相应的时间。 4.各单元电路的设计和实现 4.1数字秒表的电路逻辑图 图表 4-1 4.2时序波形图如下： 图表 4-2 4.3顶层程序框图如下： 图表 4-3 5.功能仿真及其结果 5.1分频模块 开发板提供的系统时钟为50 MHz，通过分频模块3次分频，将系统的时钟信号分为100 Hz和1 000 Hz分别提供给计数模块和势能控制模块作为时钟控制信号。该模块部分VHDL源程序如下： 5.2计数模块 计数模块中，时钟信号是100 Hz作为秒表的百分秒输入，百分秒为100进制计数器，其进位输出作为秒的计数时钟，秒为60进制计数器。控制信号输入端的begin-stop和reset信号控制计数器的开始、停止和至零。该模块部分VHDL源程序如下，方针结果如图5-1所示： 图表 5-1 5.3势能控制模块 本次设计选用的开发板数码管扩展板的数码显示采用的是4个数码管动态扫描输出，一般只要每个扫描频率超过人的眼睛视觉暂留频率24 Hz以上就可以达到点亮单个显示而不闪烁，扫描频率采用1 kHz信号。通过势能控制，每个的显示频率为250 Hz，满足显示要求。该模块部分VHDL源程序如下： 5.4显示控制模块 本次设计选用的开发板在4位数码管输入方面只提供1个数据接口，用来动态显示4位数据，在数据输入信号方面要做到和势能控制信号同频率输出，才能保证数码