组成专题实验报RAM的设计与调试.docVIP

计算机组成原理实验报告 学生姓名 刘 猛 专业/班级 计算机 16 学 号 座机电话号码41 所在学院 电信学院 指导老师 姜欣宁 提交日期 2013.12.10 RAM的设计与调试 实验目的: 学习和掌握存储器的工作原理、工作时序和具体操作；进一步熟悉开发平台和VHDL语言的使用 实验要求: 写出实现以上功能的器件的VHDL代码并反映出设计思路（利用流程图、状态图等） 记录和分析读写存储器时的仿真波形（存储器的读写周期（时序）） 记录设计和调试过程。 实验原理： 根据RAM的引脚功能设置data in（数据输入），data out（数据输出），address（地址选择），read（读使能），write（写使能）和cs（片选信号）。当cs，read有效时，从address对应的单元读取数据到data out输出；当cs，write有效且read无效时，通过data in端口写入数据到对应的address单元。 设计思路与源代码： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_unSIGNED.ALL; ENTITY RAM IS PORT address:in std_logic_vector 7 downto 0 ; data_in:in std_logic_vector 15 downto 0 ; write,read,cs:in std_logic; data_out:out std_logic_vector 15 downto 0 ; end RAM; ARCHITECTURE behave of RAM IS SUBTYPE word is std_logic_vector 15 downto 0 ; type memory is array 0 to 255 OF word; signal sram:memory; begin write_op:process write --写进程 begin if writeevent and write 1 then--写的时候不读，不能同时读写 if cs 1 and read 0 then sram conv_integer address data_in; end if; END IF; end process; read_op:process cs,read --read进程 begin if cs 1 and read 1 then data_out sram conv_integer address ; else data_out others Z ;--其他情况输出高阻态 END IF; END PROCESS; END BEHAVE; 实验步骤： 1. 利用硬件描述语言VHDL设计一个存储器SRAM，容量为256*16bit。 2.对程序进行编译，调试，进行波形仿真和引脚分配。 3.将仿真过的程序下载到TEC-CA开发板进行测试。 4.对存储器的访问所需的各种信号（地址、数据及控制总线）的实现，均由实验设备TEC-CA的开关（量）提供。 5. 通过拨开关和发送脉冲进行RAM的读写测试，利用指示灯观察测试结果。 实验现象： 仿真波形如下： （1）设计思路： 读周期流程： cs 1，read 1 写周期流程： cs 1，write 1 read 0 （2）波形分析： cs 片选信号 一直有效，观察仿真波形图知读写信号有效的序列为：write，read，write，read，read，write，read。第2个clock周期在地址元写入数；第4个clock周期read有效，经过一定的时延从地址元读出刚写入的数；第10个clock周期在地址元写入数；第19个clock周期再次元读出数；第21,22个clock周期在地址元写入数；第25个clock周期读信号有效，经过一个clock周期时延，元读出数。通过仿真波形可以看到在RAM的写周期内，write信号有效的同时data in必须送入数据到RAM，而且必须在同一时钟周期；在RAM读周期内，read信号有效后总是在其下一时钟周期data out端口送出数据，会有一个clock周期的时延。 通过观察read和write信号可知二者是交替有效（同一时钟周期内不能同时有效）。因为同时对一个单元进行读写操作会发生错误。 （3）调试记录： 调试时采用的静态调试，利用实验设