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基于ISE的FPGA开发流程 黄 晓 林 1、ISE软件的安装 从xilinx官网下载该软件的ISE 11.5（前提是已安装11.1版本），安装步骤如下列图示： 图1.1 选择组件，点击select all即可(已选好了安装路径) 1.2 点击Install开始安装 2、 基于ISE的开发流程 2.1 ISE的功能简介 ISE的功能主要包括设计输入、综合、仿真、实现和下载，涵盖了FPGA开发的全过程，并可以很方便地与其他第三方EDA工具接口，比如Modelsim、Synplify Pro等。这里主要以下代码为基础来展开FPGA开发流程的介绍。 2.2新建工程与代码输入 2.2.1新建工程 选择“File | New Project”选项，在弹出的对话框中输入工程名及其要保存的路径，如图所示。 图2.2.1 新建工程示意图 单击Next按钮进入下一页，选择所使用的芯片类型以及综合、仿真工具。我们选用了Virtex6-2 XC6VLX550T FF1760芯片,如图所示。 图 2.2.2 新建工程的属性配置表 2.2.2 代码的输入 在工程管理区的任意位置单击鼠标右键，在所弹出的菜单中选择“New Source”命令，如图所示选择和输入源文件类型和文件名。 图 2.2.3 新建源代码对话框 点击Next，进入模块端口定义对话框，如图所示。其中的MSB是指信号的最高位，LSB是信号的最低位。 图2.2.4 Verilog模块端口定义对话框 定义了模块端口后，单击Next按钮进入下一步，单击Finish按钮完成创建。ISE会自动创建一个Verilog模块的例子，并在源代码区打开，如下图所示 图2.2.5 ISE主界面及源代码 2.3 基于ISE的仿真 在代码编写完成以后，需要测试平台来验证所设计的模块是否满足需求。这里只介绍一种基于Verilog语言测试平台的方法。在工程管理区的任意位置单击鼠标右键，在所弹出的菜单中选择“New Source”命令，然后选择“Verilog Test Fixture”类型，输入文件名“test_test” ，在单击“Next”进入下一页。这时，工程中所有的Verilog Module的名称都会显示出来，我们只需选择需要的测试的模块“test”即可。最后，点击Finish按钮后，ISE会在源代码编辑区自动显示测试模块的代码。设计人员只需在“//Add stimulus here”后添加测试向量即可。完成测试平台后，在工程管理区将“Source for”选项设置为“Simulation”。 图2.3.1 仿真过程示意图 图2.3.2 Modelsim的仿真结果 2.4 基于Xilinx XST的综合 综合,就是将HDL语言、原理图等设计输入翻译成由与门、或、非门和RAM、触发器等基本逻辑单元组成的逻辑连接（网表），并根据目标和要求（约束条件）优化成生成的逻辑连接而生成EDF文件。这里我们采用Xilinx公司自己的综合工具XST进行综合。双击过程管理区的“Synthesize—XST”，即可进行综合。综合完成以后，可以通过双击“View RTL Schematic”来查看RTL级结构图。如下图所示。 图2.4.1设计综合窗口 图2.4.2经过综合后的RTL结构图 2.5 基于ISE的实现 实现(Implement)，是将综合输出的逻辑网表翻译(Translate)成所选的器件的底层模块与硬件原语将设计映射(Map)到器件结构上，进行布局布线(Place Route)，达到在选定器件上实现设计的目的。经过综合后，在过程管理区双击“Implement Design”选项，就可完成实现，如图所示。 图2.5.1 设计实现窗口 图2.5.2 实现成功后打上钩 2.6 基于ISE的芯片编程 FPGA设计的最后一步，即生成二进制编程文件并下载到芯片中，也就是所谓的硬件编程和下载。这一步只需双击过程管理区的“Generate Progamming File”选项即可完成。生成的编程文件放在ISE工程目录下，是一个扩展名为.bit的位流文件。 图2.6.1生成编程文件的窗口 and performance test copies of the record. If necessary, review should be carried out; 4) for spring hangers (included simple spring, hangers and constant support hangers) it should also be recognized as setting and locking of lo