第11讲veriloghdl基础知识-湖南文理学院电气与信息工程学院.ppt

数据寄存器 例. 8位数据寄存器 module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input clk,clr; input[7:0] in_data; reg[7:0] out_data; always @ (posedge clk or posedge clr) begin if(clr) out_data =0; else out_data = in_data; end endmodule C1 1D out_data in_data clk 8 8 clr R 数据锁存器与数据寄存器的差别？ 电平触发 边沿触发 移位寄存器（单向） module shifter(din , clk , clr ,dout); parameter n=8; input din , clk , clr; output[8:1] dout ; reg[8:1] dout; always @(posedge clk) begin if (clr) dout = 0; // 同步清0，高电平有效 else begin dout = dout 1;//输出信号左移一位 dout[1] = din;