iSe软件使用.doc

实验一：ISE9.1软件基本操作与应用实验 1、实验目的： （1）掌握ISE9.1软件的基本操作及应用 （2）通过一个简单的3-8译码器的设计，掌握组合逻辑电路的设计方法 （3）掌握组合逻辑电路的仿真方法 2、实验步骤： （1）建立项目存在的路径：注意问题： 1）不能放在根目录下 2）路径名称符合标识符的命名规范 如：E:\\EDAexp (2) 打开ise集成开发环境： 双击桌面图标如图1-1所示，或者从执行：程序-Xilinx ise 9.1i - project navigator 图1-1 (3) 建立一个项目： 首先打开 ISE，每次启动时 ISE 都会默认恢复到最近使用过的工程界面。当第一次使用时，由于此时还没有过去的工程记录，所以工程管理区显示空白。选择 File/New Project 选项，在弹出的新建工程对话框中的工程名称中输入“decoder3_to_8”。在工程路径中单击 Browse 按键，将所建工程放到指定目录，如图 1-2所示。 图 1-2 (4)点击“Next”进入下一页，选择所使用的芯片类型以及综合、仿真工具。 计算机上所安装的所有用于仿真和综合的第三方 EDA 工具都可以在下拉菜单中找到，如图 1-3 所示。在图中，假设本例采用器件spartan3A系列的XC3S50A芯片，并且指定综合工具为 XST（VHDL/verilog），仿真工具选为ISE自带的ISE simulator,如图1-3所示。 图 1-3 （5）再点击“Next”进入下一页，可以选择新建源代码文件，也可以直接跳过，进入下一页。第４页用于添加已有的代码，如果没有源代码，点击“Next”，进入最后一页，单击finish确认后，就可以建立一个完整的工程。 （6）代码输入 在工程管理区任意位置单击鼠标右键，在弹出的菜单中选择“New Source”命令，会弹出如图 1-4 所示的 New Source对话框。 图 1-4 左侧的列表用于选择代码的类型，各项的意义如下所示： ?? IP（Coregen Architecture Wizard）：由 ISE 的 IP Core 生成工具快速生成可靠的源代码，这是目前最流行、最快速的一种设计方法。 ?schematic：原理图类型 State Disgram：状态图类型。 ? Test Bench Wavaform：测试波形类型。 ? User Document：用户文档类型。 ? Verilog Module：Verilog 模块类型。 ? Verilog Test Fixture：Verilog 测试模块类型。 ? VHDL Module：VHDL模块类型。 ? VHDL Library：VHDL库类型。 ? VHDL Package：VHDL包类型。 ? VHDL Test Bench： Verilog 测试模块类型 在代码类型中选择 VHDL Module选项，在 File Name文本框中输入decoder3_8，单击 Next进入端口定义对话框，如图 1-5所示。 图 1-5 其中ENTITY Name就是输入的“decoder3_8”，下面的列表框用于对端口的定义。“Port Name”表示端口名称，“Direction”表示端口方向（可以选择为 input、output 或 inout），MSB 表示信号的最高位，LSB 表示信号的最低位。对于单位信号MSB 和 LSB 不用填写。 此处可以忽略不填，在后面程序窗口手动添加。 定义了模块端口后，单击“Next”进入下一步，点击“Finish”按键完成创建。这样，ISE 会自动创建一个VHDL模块的例子，并且在源代码编辑区内打开。简单的注释、模块和端口定义已经自动生成，所剩余的工作就是在模块中实现代码。填入的代码如下： - Company: -- Engineer: -- -- Create Date: 16:17:04 10/25/2011 -- Design Name: -- Module Name: decoder3_8 - Behavioral -- Project Name: -- Target Devices: -- Tool versions: -- Description: -- -- Dependencies: -- -- Revision: -- Revision 0.01 - File Created -- Additional Comments: -- ---------------------------------------------------