2011-2012学年实验内容.docVIP

注意1：实验中用到的特殊管脚，实验箱上未标注 EPF10kLC84-4：1管脚=CLK0；43管脚=CLK1；3管脚（I/O）= CLRn； 83管脚（I/O）=OE 这四个管脚在FPGA的左上方MAXPLUSⅡ软件的使用； 掌握组合逻辑电路的设计方法； 掌握组合逻辑电路的静态测试方法； 掌握用VHDL语言设计组合逻辑电路的方法； 了解可编程逻辑器件设计的全过程。 2、硬件要求 （1）输入：按键开关；拔码开关。 （2）输出：LED 灯。 （3）主芯片:Altera EPF10K10LC84-4。 3、实验内容 利用时钟信号产生一个脉宽为20ms的单脉冲信号，如下图所示，要求用VHDL语言实现。 4、实验VHDL程序 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity dmc is Port ( clk : in std_logic; clr : in std_logic; TRCK: out STD_LOGIC); end dmc; architecture Behavioral of dmc is signal count:integer ran