毕业设计(论文)-八路数字抢答器设计.docVIP

PAGE PAGE 18 郑州经济管理干部学院 毕业设计（论文） 题 目 八路数字抢答器 学生姓名__________________________ 系 别 __________________________ 专 业__________________________ 年 级__________________________ 指导教师__________________________ 目 录 摘要 引言 第一章 数字电路简介 1.1数字电路的定义及特点 1.2 数字电路的分类及发展趋势 第二章 抢答器的设计 2.1总体设计方案 2.1.1设计目的与要求 2.1.2设计思路 2.1.3 总体设计框图 2.2 设计原理分析 2.2.1 抢答电路 2.2.2 触发解锁电路 2.2.3 编码器 2.2.4 译码驱动及显示电路 2.2.5定时设计电路 2.3 报警电路 2.4 时序控制电路 2.5 犯规电路 2.6 八路抢答器的总电路图 3总结与体会 4参考文献 5 致谢 八路数字抢答器设计 摘要：本设计是一个可供八组参赛的抢答器，每组都设置了一个抢答按钮，电路可鉴别第一抢答信号，并将第一抢答者的信息锁存的功能，抢答成功后，可显示组别，并且有声响提示，对于提前抢答者或者是超时后抢答的组别，也能显示其组别并报警提示。 关键字：74HC373 CD4511 74LS147 犯规电路 1 引言 随着社会的不断发展，人们的生活水平也在不断的提高人们不断要满足物质上的要求，同时对精神上的追求也在不断的提高，现在的社会是一个娱乐的社会。现在各电视台的活动和课外活动都很多。人们在参加活动的时候都对审判有很多的意见，所以为了比赛的准确和公正，就需要有仪器的辅佐。智力竞赛抢答器就是一种活泼的有趣的供人们娱乐的游戏装置，通过抢答方式不仅能引起参赛者和观众的兴趣，而且能够提高参赛者的敏捷性，同时我们在参与中能够增加一些生活常识和科学知识，因此，在许多比赛活动中为了准确，公正的进行每一场比赛，特别设置了一台具有显示第一抢答者并锁定、犯规警告等多种功能的抢答器，该设计针对各种要求设计出可供八名选手参赛使用的数字式竞赛抢答器，适用于各大中小电视台，学校等单位举行的智力竞赛。数字电路组成的数字系统工作可靠，精度较高，抗干扰能力很强，所以智力竞赛抢答器的设计就有数字电路来控制。 数字电路就是传递与处理数字信号的电子电路，模拟电子技术是分析和处理模拟信号的技术。为了分析问题方便起见，一般认为，数字信号的典型代表是巨型脉冲信号。数字电路与 数字电路发展趋势 更快、更密、更复杂 随着数字技术的迅猛发展，在半导体工艺、平版印刷、金属化和封装等技术进步的支持下，比以往更快、更复杂的数字电路正在成为现实。运算速度高达3GHz、集成了近1亿个晶体管的64位微处理器即为一例。有些DSP可提供数千兆浮点运算的吞吐量。动态随机存取存储器（DRAM）已达到 512MB的容量和每个I/O引脚上666Mbps的数据传输速率。快闪存储器的容量达到了1～2GB。某些ASIC所具有的门电路的数量超过了一千万，而FPGA目前则宣称具有三百万个门电路和数GHz的I/O端口。 在未来的几年内，台式电脑和服务器CPU的时钟频率将从3GHz提高到5GHz。更高的集成度将使得设计人员能够在一块芯片上放置一个以上的CPU 甚至三级高速缓冲存储器。这可以减少片外读取数据的次数，从而使处理器提供更高的吞吐量。嵌入式处理器的性能也在不断提升。去年就出现了在一块芯片上集成了四个CPU的64位处理器。许多公司正在把几十个32位嵌入式处理器内核集成到必须处理高度并行运算的专用定制芯片中。DSP芯片也在以两种方式向并行度更高的架构转移：在某些场合采用超长指令字（VLIW）方式；在一块包含几十到几百个处理单元的芯片上采用常见的单指令/多数据（SIMD）阵列处理。 在计算能力不断提高的同时，由于新型存储单元结构的出现，快闪存储器的单片存储密度有望达到4GB。处在这一技术前沿的两种主要方案包括多级存储单元（Multilevel Cell）和镜像位（Mirror-bit）。多级存储单元通过将各比特编码到四个电荷级中的方法，允许在每个存储单元中存储两个数据位。镜像位通过把每个比特存储在一个绝缘栅两端的方法在每个存储单元中存储两个比特。 八路数字抢答器设计 2.1 总体设计方案 2.1.1设计目的与要求 设计一个八位智力竞赛抢答器。准确地理解有关要求，独立完成系统设计，要求所设计的电路具有以下功能： （1）设计8组参赛的抢答器，每组设置一个抢答按钮。（2） 给节目主持人设置一个控制开关S和一个犯规清零开关S1，这两个开关由主持人控制。（3） 抢答器具有锁存