毕业论文四层电梯plc设计.docVIP

四位10进制VHDL频率计设计说明 一、频率计数器的功能说明 频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。通常情况下计算每秒内待测信号的脉冲个数，此时我们称闸门时间为1秒。闸门时间也可以大于或小于一秒。闸门时间越长，得到的频率值就越准确，但闸门时间越长则每测一次频率的间隔就越长。闸门时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。因此，数字频率计是一种应用很广泛的仪器 。 设计中生成的测频计电路图 二、频率计实现 四位频率计的结构包括一个测频率控制信号发生器、四个十进制计数器和一个十六位锁存器（本例中所测频率超过测频范围时有警示灯）。 （1）测频时序控制器TESTCTL 设计频率计的关键是设计一个测频率控制信号发生器，产生测量频率的控制时序。控制时钟信号CLK取为1Hz，2分频后即可产生一个脉宽为1秒的时钟信号TSTEN，以此作为计数闸门信号。当TSTEN为高电平时，允许计数；当TSTEN由高电平变为低电平（下降沿到来）时，输出计数锁存信号LOAD，将计数值保存起来；锁存数据后，还要在下次TSTEN上升沿到来之前产生用于控制计数