利用CPLD设计可调时数字钟.docVIP

一 总体设计 1.1设计要求 1、以数字形式显示时、分、秒的时间； 2、要求手动校时、校分、校秒； 3、调节时间时对应显示位以2Hz频率闪烁； 4、时与分显示之间的小数点常亮； 5、分与秒显示之间的小数点以1Hz频率闪烁； 6、各单元模块设计即可采用原理图方式也可以用Verilog程序进行设计。 1.2设计原理 1.2.1硬件电路原理图 图1-1 硬件电路原理图 1.2.2电源电路 当重新接通电源或出现误差时都需要对时间进行校正通常校正时间的方法是首先截断正常的计数通路然后再进行人工触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端校正后,再转入正常计时状态即可 图1—2 电源电路图 1.2.3振荡电路与分频电路 晶体振荡器给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定（a）计数器实现了对时间的累计以8421BCD码形式输出选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流 数码管是共阴数码显示管，当其控制端为“0”时，数码显示管显示。显示模块输入时钟频率为512Hz，显示刷新频率约为85Hz。电路如图1--4所示： 图1—4 显示电路原理图 1.2.5 CPLD电路原理图 此原理图的MODE和ADD分别控制校正位和其校正位进行加一校正。MODE共有七个