中断寄存器.pptVIP

2.7 中断和复位操作 中断概述 中断向量与优先级 可屏蔽中断 不可屏蔽中断 硬件复位 软件复位 中断定义:由硬件或软件驱动的信号，使DSP将当前的程序挂起，执行另一个称为中断服务子程序（ISR）的任务。 C55x支持32个ISR。有些ISR可以由软件或硬件触发，有些只能由软件触发。 当CPU同时收到多个硬件中断请求时，CPU会按照预先定义的优先级对它们做出响应和处理。 DSP处理中断的步骤 中断的分类 可屏蔽中断：可以通过软件来加以屏蔽 不可屏蔽中断：不能被屏蔽 所有的软件中断都是不可屏蔽中断 （3）准备进入中断服务子程序。 CPU要执行的主要任务有： 完成当前指令的执行，并冲掉流水线上还未解码的指令 自动将某些必要的寄存器的值保存到数据堆栈和系统堆栈 从用户实现设置好的向量地址获取中断向量，该中断向量指向中断服务子程序 （4）执行中断服务子程序。 CPU执行用户编写的ISR。ISR以一条中断返回指令结束，自动恢复步骤（3）中自动保存的寄存器值。 2.7.2 中断向量与优先级 表2-31是按ISR序号分类的中断向量。 该表是C55x中断向量的一般表示式。 表2-32是VC5509A中断向量表。 表2-31 按ISR序号分类的中断向量 表2-32 VC5509A中断向量表 2.7.3 可屏蔽中断 可屏蔽中断 所有的可屏蔽中断都是硬件中断。 无论硬件何时请求一个可屏蔽中断，在一个中断标志寄存器里就有相应的中断标志置位。该标志一旦置位，相应的中断还必须使能，否则不会得到处理。 表2-34 用来开放可屏蔽中断的位和寄存器 用来开放可屏蔽中断的位和寄存器（表2-34 ） 处理可屏蔽中断标准过程的基本模型（图2-37、表2-35 ） 当CPU在实时硬件仿真模式下暂停时，只能处理时间临界中断。处理时间临界中断的基本模型见图2-38 图2-37 可屏蔽中断的标准处理流程 表2-35 可屏蔽中断的标准处理流程中的步骤 表2-36 时间临界中断处理流程中的步骤 图2-38 时间临界中断的标准处理流程 2.7.4 不可屏蔽中断 当CPU接收到一个不可屏蔽中断请求时，立即无条件响应，并很快跳转到相应的中断服务子程序（ISR） C55x的不可屏蔽中断有： 硬件中断/RESET。如果引脚/RESET为低电平，则触发了一个DSP硬件复位和一个中断（迫使执行复位ISR）。 硬件中断/NMI。如果引脚/NMI为低电平，则CPU必须执行相应的ISR。 /NMI提供了一种通用的无条件中断DSP的硬件方法。 软件中断。所有软件中断可用表2-37所示的指令初始化。 表2-37 初始化软中断的指令 2.7.5 硬件复位 硬件复位后，DSP处于一个已知状态： 所有当前指令全部终止，指令流水清空，CPU寄存器复位（见表2-38）。 然后CPU执行中断服务子程序，读复位中断向量时，CPU用32位复位向量的第29、28位来确定堆栈配置模式 表2-38 硬件复位对CPU寄存器的影响（1） 表2-38 硬件复位对CPU寄存器的影响（2） 2.4.7 中断管理寄存器 中断向量指针（IVPD，IVPH） DSP中断向量指针（IVPD） 主机中断向量指针（IVPH） 表2-20 中断向量地址 2. 中断标志寄存器（IFR0，IFR1） 表2-21 中断标志寄存器IFR1 3.中断使能寄存器（IER0，IER1） 表2-23 中断使能寄存器IER1 4. 调试中断使能寄存器（DBIER0，DBIER1） 仅当CPU工作在 实时 仿真模式 调试 暂停 时，这两个16位的调试中断使能寄存器才会使用 如果CPU工作在实时方式下，DBIER0、DBIER1将被忽略 表2-24 中断使能寄存器IER0 通过设置IER0、IER1的位为 1 ，打开相应的可屏蔽中断 0 ，关闭相应的可屏蔽 上电复位时，将所有IER位清0。 ER0、IER1不受软件复位指令和DSP热复位的影响，在全局可屏蔽中断使能（INTM=1）之前应初始化它们。 * * 2.7.1 中断概述 （1）接收中断请求。软件和硬件都要求DSP将当前程序挂起。 （2）响应中断请求。CPU必须响应中断。如果是可屏蔽中断，响应必须满足某些条件。如果是不可屏蔽中断，则CPU立即响应。 ? 注意： 外部中断只能发生在CPU退出复位后的至少3个周期后，否则无效； 在硬件复位后，不论INTM位的设置和寄存器IER0、IER1的值如何，所有的中断都被禁止，直到通过软件初始化堆栈后才开放中断。 表2-33 可屏蔽中断 图2-39 不可屏蔽中断的标准处理流程 ? 注意： 如果中断是由TRAP指令初始化的，则在跳转到中断服务子程序的过程中，INTM位不受影响 表2-38 硬件复位对CPU寄存器的影响（3）