智力競赛抢答器电路的设计.docVIP

武汉理工大学《专业课程设计（二）》课程设计说明书 目录 TOC \o 1-3 \h \u HYPERLINK \l _Toc10694 1技术指标 PAGEREF _Toc10694 1 HYPERLINK \l _Toc6312 2设计方案及其比较 PAGEREF _Toc6312 1 HYPERLINK \l _Toc25435 2.1 方案一 PAGEREF _Toc25435 1 HYPERLINK \l _Toc26218 2.2 方案二 PAGEREF _Toc26218 3 HYPERLINK \l _Toc30778 2.3 方案三 PAGEREF _Toc30778 5 HYPERLINK \l _Toc25731 2.3 方案比较 PAGEREF _Toc25731 6 HYPERLINK \l _Toc8814 3实现方案 PAGEREF _Toc8814 6 HYPERLINK \l _Toc26768 4调试过程及结论 PAGEREF _Toc26768 7 HYPERLINK \l _Toc15856 5心得体会 PAGEREF _Toc15856 8 HYPERLINK \l _Toc4138 6参考文献 PAGEREF _Toc4138 9 第 第 PAGE \* MERGEFORMAT 1 页 多媒体视频播放器 1基本功能描述 用VC++软件设计并编写出一个视频要求系统能选择打开、播放、暂停、停止音频文件和视频文件，并能控制声音的大小。 2设计方案及其比较 2.1 方案一 采用74LS175为主芯片的设计方案。 图1 74LSl75管脚图 图1为74LSl75管脚图。其中，CLR是异步清零控制端(低电平有效)。D1～D4是并行数据输入端，CLK为时钟脉冲端，Q1～Q4是并行数据输出端，/Q1～/Q4是Q1～Q4的反码数据输出端。(注：/Q1代表Q1的非，下同) 由图2的内部结构图说明74LSl75的原理。 电路通电后，按下复位按键S，1Q、Q2、Q三、Q4输出高电平。电路进入筹办状态。这时候，假设有按键A被按下，4D的输出将由低酿成高电平，使4Q输输出为高电平经过或门U3A驱动数码管使数码管预示1（选手A的编号），同时使/4Q(4Q非)输出为低电平经过与门U4A输出低电平，此低电平与时钟脉冲经过与非门U2A形成一个上涨沿作为74LS175 CLK的输入。因为74LS175是下降沿触发的，故按下除复位之外的不论什么的按键都将不会发生电路状态的变化，即输入被锁定。达到了既定的功能方针。 图2 74LSl75内部结构图 表1为74LS175的功能表。当CLK引脚输入上升沿时，D1～D4被锁存到输出端（Q1～Q4）。在CLK其他状态时，输出与输入无关。其异步复位端为低电平时，Q1～Q4输出为低，/Q1～/Q4输出为高。 表1 74LS175的功能表 清零 时钟 输　　入 输　　出 工作模式 CLK 1D 2D 3D 4D 1Q 2Q 3Q 4Q 0 × × × × × 0 0 0 0 异步清零 1 ↑ 1D 2D 3D 4D 1D 2D 3D 4D 数码寄存 1 1 × × × × 保　　　持 数据保持 1 0 × × × × 保　　　持 数据保持 抢答器的电路设计图使用Protel绘制，结果如图3所示。 其工作原理为：电路上电后，按下按键S0清零，/Q1～/Q4 输出高电平，四个LED全熄灭。Q1～Q4作为输入的或非门输出为高电平，经非门输出低电平，蜂鸣器不响。松开复位键，电路进入准备状态。假设S3按下，Q3为高电平，/Q3低电平。导致LED被点亮，或非门的输出变成低电平，经非门变为高电平。同时或非门的低输出经过与门使得脉冲信号无法进入CLK端，此时芯片处于数据保持状态，按下除复位之外的任何的按键都将不会发生电路状态的变化，即输入被锁定，达到阻止其他选手抢答的目标。 图3 抢答器方案一设计图 2.2 方案二 采用74LS192为主芯片的设计方案。 74LS192是同步可逆双时钟计数器，具有“异步清零”和“异步置数”功能，它们的外引线管脚排列见图4，功能表如表2所示。R为清零端，/LD为置数端，CP+为加计数端，CP-为减计数端，/CO为非同步进位输出端，/BO为非同步借位输出端, D0～D3为数据输入端，Q0～Q3为数据输出端。本次设计只采用置数，清零，保持三项功能，不需要计数功能。 图4 74LS192管脚图 表2 74LS192/193的功能表 输 入 输 出 R CP+ CP- D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 X X X X