电子系统设计--基于DS技术的信号源设计.doc

大连理工大学本科实验报告 题目：基于DDS技术的信号源设计 课程名称： 电子系统综合设计 学院（系）：电子信息与电气工程学部 专 业： 电子信息工程 班 级： 电子0804 成 员： 王建超 200801210 黄凯凯 200801232 杨 淼 200801219 指导教师： 林建英 成 绩： 2011 年 11 月 20 摘要： 本实验以51单片机与FLEX10K10型号FPGA为核心器件，运用DDS技术实现任意信号的发生及显示，整个实验由多个模块组合而成，主要包括键盘扫描模块、LED显示模块、51单片机处理模块、通信模块、FPGA处理模块、DAC模块及示波器显示模块。通过各个模块之间的相互配合实现了正弦波、方波、三角波、锯齿波四种波形的选择输出及显示。 在进行实现效果调试时，主要测试了四种波形各自的示波器输出及误差分析，并通过求解相对误差分析实现信号质量的评估。从而实现了实验质量的评估。 本设计的主要优点在于FPGA程序的改进及通信方式的改变，相对于传统的通过单片机向FPGA发送数据的设计方法，本设计的最大优点在与通过ROM地址查表实现相应波形数据的输出；另外，单片机与FPGA通信方式的改变也是本设计的一大亮点。改变原来的通过四位P0口发送数据、另外四位发送地址的模式，本实验采用八位P0口发送数据，P2.1-P2.3选择发送信息的模式实现了数据的选择发送，同时提高了数据的发送效率。 调试效果显示本设计能够实现波形的准确输出（在误差允许范围内）并通过键盘选择实现了不同频率、幅度波形的输出。 关键字：DDS ;累加器;十进制频率控制; FPGA 1 设计任务和要求 运用DDS技术设计波形发生器，可以产生正弦波、方波、三角波、锯齿波三种波形，并通过键盘选择一种波形信号的输出 可以通过键盘改变波形信号的幅度，范围0-5V，且最小幅度间隔=0.1V. 可以通过键盘改变波形信号的频率，范围100-200KHz，且最小频率间隔=100Hz 2 设计原理与相关知识 DDS控制原理 若对一正弦波形进行采样,每周期为m 个采样点,分别记为1～m。对应每次参考时钟f c ,输出一个采样点,输出图中所示的一个周期的正弦,需要m 个时钟周期,则输出的波形频率为f a =fc/m。对于这种情况, 每次时钟到来时,相位累加器加1 ,则就会在第i 个时钟周期输出第i 个采样点( i = 1～m) ,第m + 1 个时钟输出第1 个采样点,以此循坏,这时的相位累加器实际上是步进为1 的模m 计数器。如果每次时钟到来时, 总是间隔一个采样点输出,即相位累加器的步进为2 ,这时在第i 个周期输出第2i 个采样点,输出波形如图1. 2 的波形b,显然波形b 的频率是a 的2 倍,即f b = 2 f a 。综上所述,如果相位累加器的步进为F, 则输出波形的频率为F ×f a , f a 是最小的输出频率称为频率分辨率或步进间隔, F 为频率控制字。给定不同的频率控制字即可输出不同的频率。 频率输出公式为: f o =F*f c /m(1) 在实际设计中,如果累加器长度为N ,则可以有2N 个存储单元存储采样数据,如果我们对一个周期的波形进行2N 个点的采样,即m = 2N , 此时输出频率f o 和系统时钟频率f c 、相位累加器长度N 以及频率控制字F 的关系为: f o =F*fc/2^N (2) 为了使波形输出不失真,根据奈奎斯特定理, F 最高为2 N - 1 。另外要提高DDS 的精度,就需要分母越大越好,即采样点的个数越多,越接近实际波形。但实际上不可能提供如此之多的存储空间,这就需要对采样点进行量化。如图1 (c) 所示,如果量化单位为K,则前K 个点的值总是相同的,为采样值1 ,第二组K 个采样点的值为采样值2 ,以此类推,第i 组K 个采样点的值为采样值i , 共需要m/K个存储单元来存储m/K个采样点。 本文设计中采用十进制频率控制原理,根据式(1) ,令m 为十进制数,即m = 10^n ,使得DDS 信号发生器分辨率为10 的整数幂。设计参考时钟f c = 10 MHz ,分辨率为100 Hz ,输出频率在100 Hz～200 KHz 之间的信号发生器。m 与K 以及F 的计算如下:由于分辨率为100 Hz ,即F = 1 时, 100 =fc/m= 10×10^6/ m ,所以m = 100 000 ; 使用50 个存储单元来存储波形,所