LED数码示时钟(EDA程序设计).docVIP

LED数码显示时钟 一、实验目的 ：1、地运用数字系统的设计方法进行数字系统设计。 2、能进行较复杂的数字系统设计。 3、数字钟的工作原理, 数字钟的工作流程图与原理方框图, 自顶向下的数字系统设计方法。 二、实验原理： 1、数字钟的基本工作原理： 数字钟以其显示时间的直观性、走时准确性而受到了人们的欢迎并很快走进了千 家万户。作为一种计时工具，数字钟的基本组成部分离不开计数器，在控制逻辑电路的控制下完成预定的各项功能。数字钟的基本原理方框图如下： （1）时基T 产生电路：由晶振产生的频率非常稳定的脉冲，经整形、稳定电路后，产生一个频率为 1Hz的、非常稳定的计数时钟脉冲。 （2）控制逻辑电路：产生调时、调分信号及位选信号。 ? 调时、调分信号的产生：由计数器的计数过程可知，正常计数时，当秒计数器（ 60进制）计数到59 时，再来一个脉冲，则秒计数器清零，重新开始新一轮的计数，而进位则作为分计数器的计数脉冲，使分计数器计数加1。现在我们把电路稍做变动：把秒计数器的进位脉冲和一个频率为2Hz的脉冲信号同时接到一个2选1数据选择器的两个数据输入端，而位选信号则接一个脉冲按键开关，当按键开关不按下去时（即为0），则数据选择器将秒计数器的进位脉冲送到分计数器，此时，数字钟正常工作；当按键开关按下去时（即为1），则数据选择器将另外一个2Hz 的信号作为分计数器的计数脉冲，使其计数频率加快，当达到正确时间时，松开按键开关，从而达到调时的目的。调节小时的时间也一样的实现。 （3）计数显示电路：由计数部分、数据选择器、译码器组成，是时钟的关键部分。 计数部分： 由两个 60进制计数器和一个24 进制计数器组成，其中60 进制计数器可用6 进制计数器和10 进制计数器构成；24 进制的小时计数同样可用6 进制计数器和10 进制计数器得到：当计数器计数到24 时，“2”和“4”同时进行清零，则可实现24 进制计数。 数据选择器：84输入14输出的多路数据选择器，因为本实验用到了8个数码管（有两个用来产生隔离符号‘—）。 译码器：七段译码器。译码器必须能译出‘—’，由实验二中译码器真值表可得：字母 F 的8421BCD 码为“1111”，译码后为“1000111”，现在如果只译出‘—’，即字母F的中间一横，则译码后应为“0000001”，这样，在数码管上显示的就为‘—’。 2、自顶向下设计分割图： 说明：按一下按键key0,完成复位功能,clk5选择1Hz的时钟,clk3选择的时钟频率尽量高ile→OpenProject”出现如下的对话框(图10.1)，选中timer,点打开即可； 图10.1 2、点击“Tools-Programmer”后出现如下的对话窗口， 3、在点”Edit→Add File………”出现如下对话框(图10.2)，在图10.3对话框中，选中EP1C3/timer/timer.sof项目后点击打开回到Programmer对话框, 在下载对话窗口中“选中Program/ Configure”,点击“Start”即进行下载。 图10.2 图10.3 现将timer.vhd原程序作如下说明： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_SIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY TIMER IS PORT( CLK5:IN STD_LOGIC; CLK3:IN STD_LOGIC; RST1:IN STD_LOGIC; SEG_SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); SEG_DA :OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END TIMER; ARCHITECTURE ADO OF TIMER IS COMPONENT CNT10 PORT(CLK:IN STD_LOGIC; RST:IN STD_LOGIC; CIN:IN STD_LOGIC; CNT_VAL:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT :OUT STD_LOGIC ); END COMPONENT; COMPONENT CNT6 PORT(CLK :IN STD_LOGIC; R