实验二 四选一路选择器的设计.docVIP

实验二 四选一多路选择器的设计 姓名：庞啟明 学号：1112120110 专业：自动化 一、实验目的 进一步熟悉QuartusⅡ的Verilog HDL文本设计流程，学习组合电路的设计、仿真和硬件测试。 二、实验原理 if_else条件语句描述方式，以过程语句引导的顺序语句，适合描述复杂逻辑系统的行为描述语句。 以模块定义语句关键词module_endmodule引导完整的电路模块。 以input和output语句引导模块的外部端口。 以reg等关键词定义模块内将出现的相关信息的特征和数据类型。 以always @ 等关键词引导对模块逻辑功能描述的语句。负责描述电路器件的内部逻辑功能和电路结构。 实验设备与软件平台 实验设备：计算机、FPGA硬件平台是Cyclone系列FPGA 软件平台：Quartus II 9.1 (32-Bit)、5E+系统 四、实验内容 编写Verilog程序描述一个电路，实现以下功能： 具有6个输入端口 A、B、C、D、S1、SO，A、B、C、D均为输入端口，位宽为1；Sl、S0为通道选择控制信号端，位宽为1；Y为输出端口，位宽为1。当S1S0为“00”时，A的数据从Y输出，S1S0为“01”时，B的数据从Y输出，S1S0为“10”时，C的数据从Y输出，S1S0为“11”时，D的数据从Y输出。 实验步骤 设计流程： 1、编辑和输入设计文