石家莊学院EDA期末试卷2010年.docVIP

石家庄学院2010—2011学年第 二 学期 《EDA技术》 期末考试试卷 系电气信息工程系 专业通信工程 班级 级 班 姓名 学号 题号 一 二 三 四 五 六 七 八 九 十 总分 得分 得分 评卷人 一、填空题（本大题共20个空，每空1分，共20分）a1的定义为SIGNAL a1 : STD_LOGIC_VECTOR( 4 DOWNTO 0 )，则执行语句a1 = ( 1=1, 3=’1’, OTHERS=’0’ )后，a1的值为 。 6.在VHDL中，PROCESS是_ 语句，其结构内部包含的是__ __语句。 7.完成对+、-、*、/等运算符重载的程序包为 。 8.在QuartusII原理图输入法下，使用Mega Wizard Plug-In Manager完成宏功能模块的设计，结果会产生LPM的 文件和 文件。 9.在进行LPM_ROM的设计过程中，.mif文件的作用是 。 10.在QuartusII原理图输入法设计中使用 方法实现总线和各条信号线的连接。 11.VHDL中，变量是一个局部量，只能在 和 中定义和使用。 12.一般有限状态机的设计通常包含说明部分、 进程、 进程、 进程等几个部分。 得分 评卷人 二、简答题（本大题共3小题，每题5分，共15分） 1.在编译（综合）过程中，产生“Error: Top-level design entity dsc is undefined”的错误提示，最有可能的原因是什么？ 2.用基于原理图编辑器的层次化设计方法完成一个设计并建立工程，双击包装元件asd，出现Can’t locate design file for entity asd 对话框或在编译过程中出现Error: Node instance inst instantiates undefined entity asd错误提示,最有可能的原因是什么? 3.某状态机包含S0-S7共8个状态，请用类型定义语句来定义一种新的数据FSM_ST，该数据类型的取值范围为S0-S7。 得分 评卷人 三、分析题（15分） 1.下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。（5分） LIBRARY ; USE IEEE. .ALL ; ENTITY coder IS PORT ( din : IN STD_LOGIC_VECTOR( ) ; output : STD_LOGIC_VECTOR( 3 DOWNTO 0 )) ; END coder ; ARCHITECTURE behav OF IS SIGNAL SIN : STD_LOGIC_VECTOR( 3 DOWNTO 0 ) ; BEGIN PROCESS( ) BEGIN IF din(9)=0 THEN SIN = 1001 ; THEN SIN = 1000 ; ELSIF din(7)=0 THEN SIN = 0111 ; ELSIF din(6)=0 THEN SIN = 0110 ; ELSIF din(5)=0 THEN SIN = 0101 ; ELSIF din(4)=0 THEN SIN = 0100 ; ELSIF din(3)=0 THEN SIN = 0011 ; ELSIF din(2)=0 THEN SIN = 0010 ; ELSIF din(1)=0 THEN SIN = 0001 ; ELSE ; ; END PROCESS ; ; END behav; 2.阅读下列VHDL程序，画出原理图（10分）。 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.