2F2812时钟与控制系统.pptVIP

F2812的时钟及看门狗 时钟单元基本结构： F2812内部集成了振荡器、PLL、看门狗及工作模式选择等控制电路 P95 F2812芯片上设计了一个相位锁定模块(PLL)，这个模块将会提供整个芯片所需频率源。 PLL提供了4 位(PLLCR[3:0])的PLL倍率选择，共10种放大倍率，可动态改变CPU的频率。 C28x Osc / PLL 时钟模块 C28x Osc / PLL 时钟模块 时钟模块的两种模式： PLL未被禁止的情况下（旁路或使能），使用外部晶振给 2812 提供时钟信号，使用 X1/CLKIN 引脚和 X2 引脚； PLL 被禁止的情况下，旁路片内振荡器，由外部时钟源提供时钟信号，即将外部振荡器的信号输入到X1/XCLKN引脚，此时 X2引脚悬空。 C28x Osc / PLL 时钟模块 时钟输入信号 XCLKIN 和时钟模块输出信号CLKIN 之间的关系： C28x Osc / PLL 时钟模块 平常使用的是第 3 种方式，即 PLL 使能。通常采用 30M 的晶振来给 2812提供时基。当PLLCR 的DIV 位被设置成最大值，即1010 的时候，CPU 的时钟将达到 150MHZ，是2812所能支持的最大时钟频率。 C28x Osc / PLL 时钟模块 所有外围电路的频率都是由SYSCLKOUT经过除频而来，F28