2015数电总复习..pptVIP

(2)减法计数器 ①基本结构 a.T′FF形式 Qi-1 下降沿触发 b.CP1=CP， CPi = Qi-1 上升沿触发 ( i=2,3,…,n ) c. 掌握以下三种MSI计数器： 74LS161 四位二进制（模16）同步加法计数器 74LS163 四位二进制（模16）同步加法计数器 74LS160 十进制（模10）计数器 2. MSI二进制、十进制计数器 3.任意进制计数器 (1)用触发器和逻辑门设计任意进制计数器 (2)用MSI计数器构成任意进制计数器 ①复0法（利用复位端） ②置数法（利用置数控制端，并行输入端） a.置最小数法 b.预置0法 c.置最大数法 移存型计数器 要求： 了解移存型计数器的结构特点、工作特点及其设计方法。 一、结构特点 （1）属于同步计数器，存在反馈网络。 （2）第一级触发器的激励由输入决定，其余触发器更新均符合Qin+1=Qi-1n 对于DFF：Di=Qi-1 对于JKFF：Ji=Qi-1，Ki=?Qi-1 （3）状态转移表符合移存规律 （4）只要设计第一级触发器的激励即可。 二、分析 与同步计数器的分析步骤相同，只是最后得到的状态转移表满足移存规律。 三、设计 （1）首先根据模长M确定触发器个数n: n?log2M。 （2）列状态转移表，必须满足移存规律（关键：从2n个状态中按移存规律找出所需的M个状态。 ）； （3）列激励表，求激励方程，检查自启动性； （4）画逻辑图 。 序列码发生器（重要） 一、要求： 掌握分析序列码发生器的方法。 掌握已知码型序列码发生器的设计方法。 二、结构类型： 计数型序列码发生器 反馈移存型序列码发生器 三、设计 （1）计数型序列码发生器的设计 先设计模值为序列长度的计数器 再设计一组合电路，其输入为计数器各触发器的输出Qi，输出为序列码F。 （2）移存型序列码发生器的设计 设计方法类似移存型计数器的设计。模长为序列码的循环长度，状态编码符合序列码的变化规律。 四、常见题型 （1）74161+74151型的分析与设计 （2）74194+74151型的分析 （1）序列码发生器—74161+74151型 输出序列码 计数型序列码发生器 分析与设计 （2）序列码发生器—74194+74151型 移存型序列码发生器 顺序脉冲发生器 设计方法 输出端较多时：计数器+译码器 输出端较少时：环形计数器 第六章 可编程逻辑器件 一、PLD器件的分类 二、各种PLD器件的基本结构 三、ROM、RAM存储容量的扩展方法 四、用PROM实现组合电路的方法 一、PLD器件的分类 图10.3.1 PLD的密度分类 可编程逻辑器件PLD 低密度可编程逻辑器件LDPLD 高密度可编程逻辑器件HDPLD PROM PLA PAL GAL CPLD FPGA 1.PLD的集成度分类 2. PLD的制造工艺分类 (1)一次性编程的PLD (2)紫外线可擦除的PLD(EPLD) (3)电可擦除的PLD(EEPLD) (4)采用SRAM结构的PLD 名称 与阵列 或阵列 输出部分 PROM 固定 可编程 固定 PLA 可编程 可编程 固定 PAL 可编程 固定 固定 GAL 可编程 固定 可配置 二、各种PLD器件的基本结构 三、ROM、RAM存储容量的扩展方法 1.位扩展 2.字扩展 四、用PROM实现组合电路的方法 与阵列固定，或阵列可编程。 第八章 D/A和A/D变换 一、D/A转换的一般原理 二、A/D转换的一般过程 三、DAC和ADC的主要技术指标 数码 寄存器 模拟 开关 译码 网络 求和 放大器 D uA 参考电源 UREF 图8.1.1 DAC方框图 一、D/A转换的一般原理 1.采样和保持 2.量化与编码 ①舍尾方法 ②四舍五入方法 二、A/D转换的一般过程 三、DAC和ADC的主要技术指标 1.精度：用分辨率、转换误差表示 2.速度：用转换时间、转换速率表示 8.1 有一个DAC电路，n=8，其分辨率是多少？ 解：分辨率=1/（2n-1）=1/（28-1）=0.392% ，求对应输入011,101,110这3种情况下的输出电压 解：当输入数字量为011时，输出电压uO为： 当输入数字量为101时，输出电压uO为： 当输入数字量为110时，输出电压uO为： 8.2 若T型D/A转换器电路中 8.3 有一个ADC电路，UREF=5V，n=4，试分别求出采用四舍五入量化和舍尾量化方式时的量化单位△。如果uI=3.9V，则转换后的数字量分别为多少？若用自然二进制码表示转换后的数字量，则对应的代