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计数、译码、显示与简易数字钟 Count10原理图 count10.v 五、数字钟的设计思路---组成框图 五、数字钟的设计思路---时、分、秒计数器 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 其计数规律为00—01—…—22—23—00… 即当数字钟运行到23时59分59秒时，秒的个位计数器再输入一个秒脉冲时，数字钟应自动显示为00时00分00秒。 1.罗杰主编.《Verilog HDL与数字ASIC设计基础》.华中科技大学出版社，2008 2.王金明，杨吉斌.《数字系统设计与Verilog HDL》.电子工业出版社 3.夏宇闻.Verilog数字系统设计教程.北航出版社，2004 4.杨春玲，朱敏.EDA技术与实验.哈尔滨工业大学出版社，2009 封面：实验名称，系，班，姓名，学号，指导教师 实验名称 实验任务及要求 实验条件（实验仪器、软件、实验板等） 电路的设计过程： 组成框图、工作原理 单元电路设计（或源代码及注释）及仿真波形 总体仿真波形（对波形含义的说明） 调试过程： 调试步骤 调试中碰到的问题及解决方法 最后观察到的实验结果 实验的收获、体会与改进建议（含对实验课程看法） 实验目的 1．掌握中规模集成计数器CC40161的逻辑功能； 2．掌握计数、译码、显示电路的实现与调试方法； 3．