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CMOS模拟集成电路设计导论实验报告 P 2系 赵占祥 实验题目 请设计一个运放，参数要求为： 增益： 60-80dB 0dB带宽： 200Mhz 相位裕度 ： 60 负载 ： 1p 功耗 ： 15mw 实验目的 学习使用Cadence电路设计工具Virtuoso，从电路图的绘制及仿真，到版图绘制及仿真、验证。 实验步骤 原理 我先设计了一个标准两级运放，电路图为 该运放包括三部分： 差分输入增益级 包括差分输入对管NM0，NM1和有源电流镜负载PM1，PM4。 差分结构对环境噪声有很强的抗干扰能力，另外增大了可得到的的最大输出电压摆幅。还有其他一些优势。 使用电流镜做有缘负载有三个好处： 1） 在相对的、比较小的面积中，有缘负载可以得到比较大的输出阻抗。 2） 电流镜将差分输入信号转换为单端输出信号。 3） 有助于共模抑制比CMRR的提高。 源跟随器 为PM3和NM4。 从NM0漏极输出的信号输入到这一级，并通过PM3放大，NM4是PM3的有源器件负载。 源跟随器有较大的输入阻抗，可以显著提高第一级放大的增益，减小信号电平损失，起到电压缓冲器的作用。 偏置电路 包括PM2，PM0，NM2，NM3。 几个管子构成了几何比例电流源，通过其宽长比来得到合适的电流值。NM3漏极电流为差分对提供电流源。 电容C0是为了保证电路有足够的相位裕度，保证闭环负反馈系统的稳定而采用的密勒补偿结构。 仿真过程 设计并绘制电路图和测试电路图 在Virtuoso Schematic Editing中绘制电路图如下（先未加电容）： 测试电路如下， 进行直流和交流仿真， 交流仿真参数设置，从1Hz到500MHz： 仿真结果，带宽为322MHz，增益60.92dB，但相位裕度是负的 为提高相位裕度，需要使单位增益点向原点靠近，使用密勒电容达到此目的，如下图。 电容初值606fF 仿真结果如下图，带宽只有45M，相位裕度0度 再改变电容值，减小密勒电容，以增大带宽 带宽变为159MHz，相位裕度33度，如下图。 如此类似调整电容大小及MOS管的宽长比，最后达到的最好结果是带宽213MHz，相位裕度48度，增益一直为61dB，相位裕度差一点。我想好好调器件宽长比就肯定能跳出最后结果。 下图显示出了MOSFET的Id，Vgs，Vds，gm的值。根据Id计算功耗为： P=Vdd*I=1.8*(17.236u+20.7687u+58.7987u)= 174.24612uW，满足设计要求。 由于我时间不够，而且在自己实验室连接IClab的设计软件时，总是无缘无故自动关闭，且关了之后不能修改，所以我没来得及把参数一一细细调好。 折叠式共源共栅运放 我还设计了一种折叠式共源共栅管， 仿真结果：相位裕度65度，带宽26MHz，增益57.21dB，没多花时间好好调宽长比，折叠式共源共栅运放理应增益较高。 实验心得与体会 本实验对设计运放的要求是增益、带宽、相位裕度、功耗，我做完实验后觉得，最好先调好直流参数，如果直流参数调好，每个管子都工作在饱和区，那么增益一般都会达到60dB。 调好增益后再调带宽，我觉得可能是因为我选用了标准两级运放，这种结构带宽并不高，所以花了一些时间改宽长比把带宽提高到200MHz。 满足了增益和带宽后，在满足60度的相位裕度就难了，因为我设计的运放增益和带宽本来就不高，要提高相位裕度，必须要降低增益和带宽，使得这两个参数有难以达到要求，所以最后满足增益和带宽要求，相位裕度最大只能做到48度。加了密勒电容后，由于 使得电容增大，带宽减小。 P 赵占祥 CMOS模拟集成电路设计导论实验报告 their own conditions to develop the correct road, the maximum to avoid investment risk, gain profit.(three) vigorously promote the brand. To establish brand awareness, awareness of the use of brand, brand value, brand acquisition performance, enhance the competitive strength. Concentrated manpower, careful