《十进制加法器设计(含点阵)课程设计说明书》.docVIP

课 程 设 计 说 明 书 题目： 十进制加法器 学院（系）： 电气工程学院 年级专业： 11级应电1班 学 号： 学生姓名： 指导教师： 教师职称： 目 录 第1章 引言 ……………………………………………………………………………4 第2章 摘要 ……………………………………………………………………………5 第3章 基本原理 ………………………………………………………………………6 3.1 设计思路…………………………………………………………………………6 3.2 真值表……………………………………………………………………………6 3.3 双点阵显示………………………………………………………………………10 第4章 原理图分析………………………………………………………………………11 4.1 流程图……………………………………………………………………………11 4.2 原理图及说明……………………………………………………………………12 4.3 程序及说明………………………………………………………………………12 4.4 管脚锁定及硬件连线……………………………………………………………18 第5章 波形仿真图及结果分析 ………………………………………………………19 第6章 总结 ……………………………………………………………………………22 参考文献 …………………………………………………………………………………23 燕山大学评审意见表 ……………………………………………………………………24 引 言 数字电路主要是基于两个信号（我们可以简单的说是有电压和无电压），用数字信号完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路，它具有逻辑运算和逻辑处理等功能，数字电路可分为组合逻辑电路和时序逻辑电路。 1. EDA介绍 EDA技术，就是以大规模可编程逻辑器件为设计载体，以硬件描述语言为系统逻辑描述的主要表达方式，以计算机、大规模可编程逻辑器件的可开发软件及实验开发系统为设计工具，通过有关的开发软件，自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真，直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作，最终形成集成电子系统或专用集成芯片的一门新技。 此次课程设计的题目整点到计提醒，本任务书，首先概括介绍了EDA技术、VerilogHDL硬件描述语言，根据任务书对本课题整体思路进行了介绍，然后分别介绍了主程序各部分的功能，并绘制波形仿真，再次给出实现本任务书所要求的功能及其附加功能的源程序以及波形仿真图，最后进行管脚锁定和外部硬件连线并下箱实现了所有功能。 摘 要 十进制加法器可由BCD码(二－十进制码)来设计,它可以在二进制加法器的基础上加上适当的“校正”逻辑来实现,该校正逻辑可将二进制的“和”改变成所要求的十进制格式。n位BCD码行波式进位加法器由n级组成,每一级将一对6位的BCD数字相加,并通过一位进位线与其相邻级连接。在十进制运算时,当相加二数之和大于9时,便产生进位。用BCD码完成十进制数运算时,当和数大于9时,必须对和数进行加6修正，由加法器和比较器完成功能的实现。加法器的加数或被加数若大49则蜂鸣器警报5秒，数码管显示为0，双点阵显示F，加法器的加数或被加数若小于等于49则数码管显示当前数值，双色点阵显示Z，蜂鸣器不发生警报。由比较器和计数器控制。动态数码管由计数器、数据选择器、译码器完成显示功能，由双色点阵显示数值范围。 关键词：十进制加法器、动态数码管显示、蜂鸣器警报 、双色点阵、译码器、数据选择器 第三章 基本原理 3.1 设计思路 根据项目要求设计的十进制加法器有两个输入，及加数和被加数，分别是用四个拨码开关表示的六位二进制数，即输入的范围为0到63；有一个输出，即两个加数相加的结果。加数、被加数和结果都需要显示在动态数码管上，并且，加数或被加数若大于49，则蜂鸣器报警5秒钟，且显示为0，双色点阵显示F。 根据要求，设计加数和被加数的合法范围为0到49，故当输入的加数大于49的时候需要将其统一变换成0。这里我们使用7485四位数字比较器级联和相应的组合逻辑电路，将输入的加数和110001B（即49）做比较，如果其小于等于49，就输出原数