第9章 Verilog数字电路设计.pptVIP

（1）8位级连加法器 8×8并行乘法器的门级综合原理图 （2）移位相加乘法器 移位相加乘法器将乘法变为加法实现，其设计思路是：乘法通过逐次移位相加实现，每次判断乘数的最低位，若为1则将被乘数移位相加。 （3）加法树乘法器 （4）查找表乘法器 查找表乘法器将乘积直接存放在存储器中，将操作数（乘数和被乘数）作为地址访问存储器，得到的输出数据就是乘法运算的结果。 查找表方式的乘法器速度只局限于所使用存储器的存取速度。但由于查找表规模随操作数位数增加而迅速增大，因此如用于实现位数宽的乘法操作，需要FPGA器件具有较大的片内存储器模块。比如，要实现8×8乘法，要求存储器的地址位宽为16位，字长为16位，即存储器大小为1M比特。 乘累加器的结构框图 乘累加器（MAC） module MAC(out,opa,opb,clk,clr); output[15:0] out;input[7:0] opa,opb; input clk,clr; wire[15:0] sum; reg[15:0] out; ? function[15:0] mult; //函数定义，mult函数完成乘法操作 input[7:0] opa,opb; reg [15:0] result; integer i; begin result=opa[0]? opb : 0; for(i=1; i=7; i=i+1) b