第8章 典型时序逻辑电路.ppt

8.1.2 二进制计数器 1．异步二进制加法计数器(1)电路组成由３个下降沿触发的JK触发器组成，CP作计数脉冲输入，触发器的输出端组合成3位二进制数Q2Q1Q0，记忆对脉冲的计数值。 2．异步二进制减法计数器(1)电路组成由３个下降沿触发的D触发器组成，CP作计数脉冲输入，触发器的输出端组合成3位二进制数Q2Q1Q0，记忆对脉冲的计数值。 8.2 顺序脉冲发生器 8.3 寄存器 8章作业 8.58.10 8.15 8.168.17 8.22 8.27 8.29 8.21（改）： 1．同步二-十进制计数器 状态方程： 输出方程： 状态图： （1）有效状态：0000--1001 （2）无效状态：1010--1111 计数器可以自启动 2．集成同步二-十进制计数器 （1）74160 的功能 ①清零功能：R=0，触发器全部清零，与CP无关，作用的优先级别最高。 在其他功能时，R=1。 ②置数功能： 当LD=0时，CP的上升沿使 当LD=1时，CP的上升沿使如果S1S2=0,触发器状态不变，即保持功能。当LD=1时，CP的上升沿使 如果S1S2=1,电路组成同步二－十进制加法计数器，对CP脉冲做加法计数。 74LS160功能总结： 1）异步清零:R 2）同步置数(预置数):LD3）保持 ： Q0 Q1 Q2 Q3= D0 D1 D2