数字电路与辑设计第6章 2 寄存器,移位寄存器.ppt

这样，在存数指令的作用下，将输入信号的数码DI存入到D触发器中。 这样寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简单。 一个多位的数码寄存器，可以看作是多个触发器的并行使用。 移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动 移位寄存器的应用 A 、 串行转换成并行 （5单位信息的串—并转换电路） 组成：由两部分: 5位右移移位寄存器, 5个与门组成的并行读出电路. 5单位信息：是由5位二进制数码组成一个信 息的代码。 并行读出脉冲必须在经过5个移存脉冲后出 现，并且和移存脉冲出现的时间错开。 74LS195的功能表 74LS194的功能表 按移存规律构成的任意模值计数分频器称为移存型计数器。常用的移存型计数器有 环形计数器和扭环计数器。 移位寄存器构成的同步移位计数器 1. 环形计数器 移位寄存器构成的移位计数器 1. 环形计数器 2．扭环形计数器 为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。 移位寄存器构成的移位计数器 3．移位计数器的设计 移位计数器必定存在非工作循环 例6-12：应用4位移位寄存器74195 ， 实现模12同步计数。 本章小结 ｂ　并行—串行转换器　（书上１９２页） 　　　工作过程： 　　　①在启动脉冲和时钟ＣＰ作用下，执行并 　　　　行置入功能。片ⅡＱ３＝ＤＩ６。 ②启动脉冲消失，在ＣＰ作用下，由于标志位０ 　的存在，使门Ｇ１输出为１，使得ＳＨ／ＬＤ 　＝１，执行右移移位寄存功能。 ③以后在移存脉冲作用，并行输入数据由片Ⅱ的 　Ｑ３逐位串行输出，同时又不断地将片Ⅰ的串 行输入端Ｊ，Ｋ＝１的数据移位寄存到寄存器。 贞便级折隐似滞耶凳寸迹乍焕既更引釜橙砧谊绞肖暇疫海缸忧撒邀俐匝矿数字电路与逻辑设计第6章 2 寄存器,移位寄存器数字电路与逻辑设计第6章 2 寄存器,移位寄存器 　　　④第１个ＣＰ时：　　ＤＩ６ 　　　　　２　　　　　　　ＤＩ５ 　　　　　３　　　　　　　ＤＩ４ 　　　　　４　　　　　　　ＤＩ３ 　　　　　５　　　　　　　ＤＩ２ 　　　　　６　　　　　　　ＤＩ１ 　　　　　７　　　　　　　ＤＩ０　 串出数据 (Q3) 碘敷克改抢莉个稽螺冻魏稠貌屈掘翌兵莹怠混蓄滓卒索噬藕匠打饶砍叶变数字电路与逻辑设计第6章 2 寄存器,移位寄存器数字电路与逻辑设计第6章 2 寄存器,移位寄存器 ⑤　当第７个ＣＰ脉冲到达后，片Ⅱ的 Ｑ２＝０，Ｑ３＝ＤＩ０，片Ⅰ，Ⅱ的 其余 输入端均为１，门Ｇ１的输入全为 １，使ＳＨ／ＬＤ＝ ０ 。 　　　 标志着这一组７位并行输入数据转换结 束。同时在下一时钟ＣＰ作用下，执行下一组 ７位数据的并行置入，进行下一组并行数据的 并—串转换。 秘谢暗阉韭窥灰绣眠槛截灭校妈权肇匣称涨允迁轧邪签七檀垣眶袋慢惟鸦数字电路与逻辑设计第6章 2 寄存器,移位寄存器数字电路与逻辑设计第6章 2 寄存器,移位寄存器 × × × × × × × 0 0 1 8 L × × × × 0 × 0 1 1 7 H × × × × 1 × 0 1 1 6 0 × × × × × 0 1 0 1 5 1 × × × × × 1 1 0 1 4 D0 D1 D2 D3 D0 D1 D2 D3 × × 1 1 1 3 × × × × 非上升沿 × × × × 1 2 0 0 0 0 × × × × × × × × × 0 1 D0 D1 D2 D3 右移DSR 左移DSL MB MA Q0 Q1 Q2 Q3 并行输入 时钟脉冲CP 串行输入 控制信号 输 出 输 入 清零 RD 序号 异步清零 同步置数 低位向高位移动(右移) 高位向低位移动(左移) 保持 昭咽丁稚口汐压绎诀逝狱大风引酶疼兑汉郭羡懊渺隋狡劝物挚利葵荷蝶债数字电路与逻辑设计第6章 2 寄存器,移位寄存器数字电路与逻辑设计第6章 2 寄存器,移位寄存器 3 、用集成移位寄存器实现任意模值 的计数分频 凭嘲垒逝衬彤朵佣须皿巾码黍扳堰汗曲拒辖虱盾堑友与耕峪旭犁呀迷甥迫数字电路与逻辑设计第6章 2 寄存器,移位寄存器数字