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VHDL文字规则 VHDL文字规则 VHDL文字规则 VHDL文字规则 VHDL文字规则 数据对象 在逻辑综合中，VHDL常用的数据对象为信号、变量和常量。这三类数据对象通常都具有一定的物理，信号对应地代表物理设计中某一条硬件连接线；常数对应地代表数字电路中的电源和地等；变量对应的关系不太直接，通常只代表暂存某些值的载体。 以上场合均可存在 常数说明全局量 常数 进程、函数、过程 变量说明局部量 变量 实体、结构体、程序包 信号说明全局量 信号 应用场合 含 义 数据对象 VHDL数据对象 一、信号(SIGNAL) 信号可看作硬件连线的一种抽象表示，它可作为设计实体中并行语句模块间的信息交流通道。信号不但可以被赋予新数值，也可以保持历史值。信号说明的书写格式如下： SIGNAL 信号名: 数据类型 [:=初始值]; 如：SIGNAL count:STD_LOGIC_VECTOR(3 DOWNTO 0):=”0000”; SIGNAL a,b: BIT; 在这里需注意的是，“初始值”的设置不是必需的，且此处定义的“初始值”仅在VHDL的行为仿真中有效，经综合后往往会忽略掉该“初始值”。若要使所赋的初始值在综合后也有效，那么应在结构体中用赋值语句来完成对信号的赋初值任务。 VHDL数据对象 电子设计自动化 光电