实时数字信号处理 第章.ppt

实时数字信号处理 第1章 概述 Blackfin处理器 多媒体应用的一类处理器 ADSP-BF561媒体处理器 对称双核 计算单元（双MAC等） 分级存储器结构 高性能DMA设计 丰富的片上外设接口 动态电源管理——能够同时改变操作的电压和频率 VisualDSP++ 5.0开发环境 工程开发、代码开发工具、处理器工程 本章作业 VisualDSP++ 5.0 ->Help->目录->VisualDSP++ 5.0 Getting Started Guide->Basic Tutorial（4个）和Advanced Tutorial（2个） 目的：熟悉开发环境、了解基本技术 要求：对每个例子进行总结其要点。 内核体系结构 存储器体系结构——内部存储器 存储器体系结构——外部存储器 Harvard结构 L2与L1存储器 片上分级结构存储器，L2比L1更大容量，但延迟大，L2不能配置为Cache，L2可以同时存储指令和数据的任何混合体。 外部存储器（L3） 32-bit外部总线接口单元（EBIU） 能连接各种工业标准存储器设备 控制器 SDRAM控制器和异步存储器控制器，分别提供了对多至4个组的同步DRAM（SDRAM）和4个组的异步存储器设备的无缝连接。 I/O存储器空间 片上I/O设备 控制和状态寄存器 ——MMR 存储器管理单元（MMU） 时钟信号 处理器的CLKIN引脚 （输入时钟CLKIN ） 外部晶体、一个正弦波输入， 或来自一个外部时钟振荡器的缓冲的整形的时钟来驱动 片上锁相环（PLL） 压控振荡器VCO （1x到63x）乘系数 分频得到CCLK和SCLK （驱动片上外设 ） 动态电源管理 4种操作模式 全速运行操作模式（最高性能） PLL使能且不被旁路、PLL控制寄存器（PLL_CTL） 活动操作模式（中等程度的电源节省） PLL可以使能但被旁路、CCLK和SCLK工作在CLKIN频率 休眠操作模式（高度的电源节省） 禁止了CCLK、不支持L1存储器DMA、可用一个外部事件唤醒处理器 深度休眠模式（最大程度的电源节省） 禁止了CCLK、SCLK，只能用复位中断退出 冬眠状态 关闭内部电源（VDDINT），但保持I/O电源（VDDEXT）运行 电压调节 外部2.25V~3.6V电源->内部电压（0.8V~1.2V） 电压调节器控制寄存器（VR_CTL），增量为50mV 功耗与频率成正比、与电压平方成正比 引导模式 3种机制来自动加载内部的L1指令存储器 从外部8/16-bit Flash存储器引导 Boot ROM里的8/16-bit Flash引导程序是根据异步存储器组0来设置的 从16-bit外部存储器运行 从地址0x2000 0000开始按16-bit打包运行；Boot ROM旁路 从SPI串行EEPROM（16或24-bit可寻址）存储器引导 SPI用PF2输出引脚选择一个SPI EEPROM设备，发送一个读指令到地址0x0000处，将数据按时钟传入L1指令存储器的起始位置。 从SPI主机引导（从模式） 用户定义一个可编程标志引脚作为ADSP-BF561处理器的输出、SPI主机设备的输入 对每一种引导模式都需要用引导加载协议 内核A从L1指令SRAM开始位置（0xFFA0 0000）执行程序 内核B等待激活后从0xFF60 0000执行程序 事件处理 事件控制器 内核事件控制器（CEC） 系统中断控制器（SIC） 嵌套与优先级 5种不同类型的事件 仿真。JTAG接口 复位。 不可屏蔽中断。软件看门狗定时器、不可屏蔽中断（NMI） 异常。数据对准冲突、没有定义的指令；与程序流程同步。 中断。中断和程序流程是异步的。 专用中断和异常事件，9个通用中断（IVG15-7）；（IVG15-14）预留给软件中断，其余7个高优先级通用中断用于支持外部设备。 返回地址和一个相应的从事件返回的指令 ADSP-BF561外设 丰富的外设，单设一章 ADSP-BF561系统外设包括 并行外设接口（PPI） 串口（SPORT） 串行外设接口（SPI） 通用定时器 通用异步收发器（UART） 看门狗定时器 通用I/O（可编程标志） 灵活的DMA支持 两个DMA控制器（DMA1和DMA2），12个通道，2个独立的存储器DMA流 一个内部存储器DMA控制器（IMDAM） DMA支持 非常重要，与片上总线关系密切，合为一章 内部存储器和有DMA能力的外设之间 有DMA能力的外设和外部设备之间进行 各种存储器系统之间 内部存储器DMA（IMDMA）控制器内部存储器间的数据传送。 DMA控制器支持1维（1D）和2维（2D）DMA传送 所支持的DMA类型的例子包括：