Verilog课件2.pptVIP

逻辑设计与FPGA 特殊符号 “@” 事件控制是指指定信号的电平发生变化时发生指定的行为。 电平触发，可以单个信号，也可以多个信号。如果是多个信号，则信号名之间需要有关键字 “or” ，在2001规范中，可用“，”来表示或关系。 @(a) 行为语句； @( a or b or c ) 行为语句； @ (边沿触发事件) 行为语句； @ (边沿触发事件 or 边沿触发事件 )行为语句； posedge 信号（多数为时钟信号及复位） negedge 信号（多数为时钟信号及复位） 行为建模：使用always语句 always语句两种时序控制方式 信号电平事件控制 always语句描述组合逻辑 信号跳变沿事件控制 always语句描述时序电路 always语句 always语句小结 用always语句电路 always语句电路 if_else语句 if语句是用来判定所给定的条件是否满足，根据判定的结果（真或假)决定执行给出的两种操作之一 。 Verilog 语言提供了三种形式的if语句： ① if (表达式） 语句1； ② if (表达式） 语句1； else 语句2； ③ if(表达式1) 语句1; else if(表达式2) 语句2; else if(表达式3) 语句3; ........ else if(表达式m) 语句m; else 语句m+1; if_else语句 六点说明 ： 三种形式的if语句中在if后面都有“表达式”，一般为逻辑表达式或关系表达式。系统对表达式的值进行判断，若为0,x,z，按“假”处理，若为1或非0数值，按“真”处理，执行指定的语句。 第二、第三种形式的if语句中，在每个else前面有一分号，整个语句结束处有一分号。else子句不能作为语句单独使用，它必须是if语句的一部分，与if配对使用。 if_else语句 在if和else后面需执行多个操作语句，要用begin和end这两个关键词将几个语句包含起来成为一个复合块语句。 if(ab) begin out1=int1; out2=int2; end else begin out1=int2; out2=int1; end if_else语句 允许一定形式的表达式简写方式。 if(expression) 等同与 if( expression == 1 ) if(！expression) 等同与 if( expression != 1 ) if语句的嵌套：在if语句中又包含一个或多个if语句称为if语句的嵌套。一般形式如下: if(expression1) if(expression2) 语句1 (内嵌if) else 语句2 else if(expression3) 语句3 (内嵌if) else 语句4 应当注意if与else的配对关系，else总是与它上面最近的if配对。如果if与else的数目不一样,为了实现程序设计者企图,可用begin_end块语句来确定配对关系。 if_else语句 if(index0) for(i=0; iindex; i=i+1) if(memory[i]0) begin $display(...); memory[i]=0; end else $display(errorindexiszero); if/else优先级编码 if-else语句实际上具有隐含的优先级。 复习 特殊符号 “#” 常用来表示延迟 特殊符号 “@”（电平触发或边沿触发事件（posedge或negedge）) 行为语句； initial语句 只执行一次。 always语句两种时序控制方式 时延控制 always #half_period clk = ~clk; 事件控制：符号“ @ ”被用来指明事件控制 if_else语句 case语句 case语句是一种多分支选择语句，case语句是控制表达式与另外一系列表达式分支是否匹配的一个多路条件语句。 casezx (敏感表达式） 分支表达式1：语句1； 分支表达式2：语句2； …… 分支表达式n：语句n； default: 语句n+1; endcase case语句 case括弧内的表达式称为控制表达式（也称为敏感表达式），case分支