数字电路第五版(康华光)5锁存器和触发器.pptVIP

5.1 双稳态存储单元电路 5.3 触发器的电路结构和工作原理 如前所述： 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 主锁存器与从锁存器结构相同（TG1和TG4的工作状态相同；TG2和TG3的工作状态相同），且锁存使能信号反相，这样，利用两个锁存器的交互锁存可实现存储数据和输入信号之间的隔离。 1. 电路结构 5.3.1 主从触发器 施密特反相器 2. 由传输门组成的CMOS D触发器的工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 (2) CP由0跳变到1 : =0，C=1， TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 可见：从锁存器在工作中总是跟随主锁存器的状态变化，触发器因此冠名“主从”。触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号。 即D触发器的特性可用下式来表达： Qn+1 = D 并称其为D触发器的特性方程。 。 3. 典型集成电路 下图为以主从D触发器为基础构成的集成CMOS 双D触发器74HC/HCT74的其中一个D触发器的逻辑电路图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表： 具有直接置1、直接置0，正边沿触发的D功能触发器。 5.3.2 维持阻塞触发器 1. 电路结构与工作原理 C 置0维持线 响应外部输入数据D和时钟信号CP 根据 确定触发器的状态 该触发器由3个基本SR锁存器组成。 前两个基本SR锁存器的输出控制第三个基本SR锁存器的状态（即整个触发器的状态） （1）电路结构 4 （a）当CP = 0时： （2）工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4， 存于Q1 G2、G3被封死，Q2、Q3为1，触发器状态不变，即： 而 有 D 0 1 1 D D G1 1 C P Q 1 G2 2 G3 3 G5 5 Q 2 Q 3 S R Q 4 D G6 Q Q G4 4 （b）当CP 由0 跳变为1后瞬间： 0 1 D D G1 1 C P Q 1 G2 2 G3 3 G5 5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 0 D D 在CP脉冲的上升沿，触发器按此前的D信号刷新 G2、G3打开， Q2、Q3输出由Q1、Q4决定，为一对互补状态，且 4 （c）当CP =1时： 功能：在CP脉冲的上升沿到来后瞬间使触发器的状态变化。 即：维持阻塞D触发器与主从D触发器虽然结构不同，但功能完全相同。 D信号不影响 、 的状态，Q的状态不变。 G1 1 C P Q 1 G2 2 G3 3 G5 5 Q 2 Q 3 S R G4 Q 4 D G6 Q Q 1 0 1 置1维持线 置0 阻塞线 1 1 0 0 置1阻塞、 置0维持线 在Q=1时：Q2=0，封死G1、G3。置1Q1维持Q2=0，即维持了触发器的1态；而Q2=0使Q3为1， 即使D变化也不会改变Q3的状态（分析D的两种情况） 在Q=0时：Q3=0，封死G4，既阻塞了D=1进入，又与CP、Q2一起将Q3维持为0，从而将触发器维持在0态。 2. 典型集成电路-----74LS74 * 5 锁存器和触发器 5.1 双稳态存储单元电路 5.2 锁存器 5.3 触发器的电路结构和工作原理 5.4 触发器的逻辑功能 教学基本要求: 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 5.1 双稳态存储单元电路 5.1.1 双稳态的概念 5.1.2 双