电子科大数电数字逻辑设计第四章.pptVIP

第四章 组合逻辑设计原理 开关代数 公理、定理、逻辑函数的表示 组合电路分析 得到指定电路的功能（公式法化简） 组合电路综合 根据命题，得到电路实现（卡诺图化简） 定时冒险 第5章 组合逻辑设计实践 文档标准和电路定时 常用的中规模组合逻辑器件 5.1 文档标准 结构化的理念 说明书：接口及功能描述 方框图 block diagram：主要功能模块及其互联 原理图 schematic diagram（P229图5-17） 定时图 timing diagram （P231图5-19） 结构化逻辑器件描述 电路描述：解释电路内部如何工作 门的符号 信号名和有效电平 信号的命名 与信号相关的有效电平 高电平有效（active high） 低电平有效（active low） 等效门符号（摩根定理） “圈到圈”的逻辑设计 5.2 电路定时 5.2 电路定时 5.2 电路定时 5.2 电路定时 5.2 电路定时 常用中规模组合逻辑电路 编码器 译码器 多路复用器 奇偶校验 比较器 加法器 译码器和编码器 一种最常用的情况 5.4 译码器（decoder） 二进制译码器 5.4 译码器（decoder） 大规模元件的逻辑符号 双2-4译码器74x139 3-8译码器74x138 * * 思考：五变量如何利用卡诺图化简？ DE BC 00 01 11 10 00 01 11 10 A = 0 DE BC 00 01 11 10 00 01 11 10 A = 1 0 4 12 1 5 13 9 3 7 15 2 6 14 10 8 11 16 17 19 18 20 21 23 22 28 29 31 30 24 25 27 26 F = ?A,B,C,D,E(0,1,2,3,4,5,10,11,14,20,21,24,25,26,27,28,29,30) DE BC 00 01 11 10 00 01 11 10 A = 0 DE BC 00 01 11 10 00 01 11 10 A = 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 F = + + + + A’·B’·D’ A’·C’·D A·C·D’ A·B·C’ B·D·E’ 数字逻辑设计及应用 ≥1 1 有反相圈的引脚 表示低电平有效 给定逻辑功能只在符号框的内部发生 READY REQUEST GO READY_L REQUEST_L GO_L 反相器 缓冲器 传播延迟 propagation delay —— 信号通路输入端的变化引起输出端变化所需的时间 tpHL 和 tpLH 可能不同 传播延迟 propagation delay 定时分析：取最坏情况延迟 tpHL 和 tpLH 可能不同 最大延迟 典型延迟 最小延迟 ’08 ’08 ’04 ’32 ’32 ’32 P233 表5-2 15 20 22 22 定时图（时序图） timing diagram GO READY DAT tDAT tDAT GO READY DAT tRDY tRDY GO READY DAT GO READY DAT tRDYmin tRDYmax 定时图（时序图） timing diagram WRITE_L DATAOUT DATAIN tOUTmax tsetup tOUTmin 多输入、多输出电路 译码器（decoder） 一般来说，输出编码比输入编码位数多 编码器（encoder） 输出编码比输入编码位数少，则常称为编码器 使能输入 输入 编码 输出 编码 映射 使能输入有效才能 实现正常映射功能 使能 输入 编码 输出 编码 映射 译码器（decoder） 编码器（encoder） n位二进制码 2n中取1码 使能 输入 编码 输出 编码 映射 2n中取1码 n位二进制码 2-4译码器 Y0 Y1 Y2 Y3 I0 I1 EN 0 X X 0 0 0 0 1 0 0 0 0 0 1 1 0 1 0 0 1 0 1 1 0 0 1 0 0 1 1 1 1 0 0 0 输 入