数电自主设计实验报告——verilog秒表.docVIP

姓名 班级 学号 实验日期 节次 教师签字 成绩 基于BASYS2开发板的 记忆秒表设计 实验目的 熟悉基于Verilog HDL语言输入方式的数字电路的设计方法。 掌握基于FPGA的设计流程。 熟悉BASYS2开发板的使用方法。 熟悉Xilinx ISE软件的使用方法。 培养自己独立自主设计并完成实验的能力。 本实验利用BASYS2开发板的已有资源来进行设计实验，并用Xilinx ISE软件来编写和综合Verilog代码。总体设计方案是设计一个带有记忆功能的秒表。具体而言，该秒表通过BASYS2开发板的50M的时钟进行分频计时，最大计时时间为99.99s，用4位数码管动态显示计时时间，除了有基本的运行、暂停及复位清空功能，还有存储当前时间和查看存储时间的功能。 硬件：BASYS2开发板 软件：Xilinx ISE（编程）、Digilent Adept（下载） /////////////////////////////////////////////////////////程序文件 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 15:45:01 11/26/2014 // Design Name: // Module Name: miaobiao // Project Name: // Target Devices: // Tool versions: // Description: // // Dependencies: // // Revision: // Revision 0.01 - File Created // Additional Comments: // ///////////////////////////////////////////////////////////秒表的顶层模块 module miaobiao( input wire clk,///////////////////////////////开发板系统时钟50MHz input wire[1:0] btn,////////////////////////两个按键：[0]复位和[1]存时间 input wire[1:0] sw,/////////////////////////两个开关：[0]运行/暂停和[1]显示存储时间 output wire[7:0] smg,/////////////////////数码管的8个段选信号 output wire[3:0] smg_an/////////////////数码管的4个位选信号 ); wire clear; assign clear=btn[0];////////////////////////////////////将复位按键信号传给clear变量 wire clk_1k; clkdiv #(50000) m0(clk,clear,clk_1k);//将50MHz进行5万分频输出1kHz时钟信号 wire[15:0]number; timer m1(sw[0]clk_1k,clear,number);///////////计时器模块，输出当前时间数据 wire[15:0]num_save; save m2(clk,clear,btn[1],number,num_save);//////按键按下存储当前时间 wire[15:0]num_display; /////////////////////////////////////////////////////////////////////////////根据开关状态选择显示内容 choose_4num m3(sw,number,num_save,num_display); display m4(clk_1k,clear,num_display,smg,smg_an);///////将数字送给数码管显示 endmodule ///////////////////////////////////////////////////////////////////////////////4选1数据选择器模块 module choose_4num( input wire[1:0]sw, input