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实验一 FPGA开发环境入门组合逻辑设计一、实验目的1.了解FPGA开发环境及基本操作。2. 熟悉基于FPGA的数字设计方法和步骤。3. 掌握电路的综合和实现。4. 掌握电路仿真与时序分析。5. 熟悉3/8线译码器工作原理6. 设计5人表决器。二、实验内容和基本原理1、3/8线译码器(1) 以3/8线译码器为例，以Basys 2开发板中的三个拨位开关，SW2，SW1,SW0为三个输入信号，可以代表8种不同的状态，该译码器对这8种状态译码，并把所译码的结果在八个发光二级管（LD7~LD0）上显示。(2) 输入与输出之间逻辑关系2、5人表决器以Basys 2开发板中的5个拨位开关，SW4,SW3,SW2,SW1,SW0为7个输入信号，可以代表5个表决的人，当5个人中有3个以上同意时，则表决通过，将表决的结果在LD0上显示出来。当表决通过时，将通过票数在最右侧在数码管(SEG0)上显示出来。表决票(SW4~0)与表决结果（LD0）真值表： 表决票与表决结果真值表输入输出ABCDEF001111010111011011011101100111101011101101110011110101111001011111101111110111111011111101111111others0表决票与表决结果真值表所对应的输入输出关系逻辑表达式：(学生自行填写)人数统计加法器设计：(学生自行填写)