第6章版图设计准则(免费阅读).pptVIP

第6章 版图设计准则 ‘Rule’ for performance 引言 设计规则(Topological Design Rule) 上华0.6um DPDM CMOS工艺拓扑设计规则 设计规则的运用 版图设计准则(‘Rule’ for performance) 匹配 抗干扰 寄生的优化 可靠性 概述 电路的设计及模拟验证决定电路的组成及相关的参数，但仍不是实体的成品，集成电路的实际成品须经晶片厂的制作； 版图设计师的工作是将所设计的电路转换为图形描述格式，即设计工艺过程需要的各种各样的掩膜版，定义这些掩膜版几何图形的过程即Layout； 层次化、模块化的布局方式可提高布局的效率； 引言 芯片加工：从版图到裸片 人工版图设计的必要性 需要人工设计版图的场合 1、数字电路版图单元库的建立 2、绝大部分的数模混合电路 3、其它自动布线不能满足要求的设计 在Layout的过程中要受到几个因素的限制： 1、设计规则（数字和模拟电路） 2、匹配问题（主要针对模拟电路） 3、噪声考虑（主要针对模拟电路） 设计规则 设计规则的目的是确定掩膜版的间距，它是提高器件密度和提高成品率的折衷产物。 设计规则决定最小的逻辑门，最小的互连线，因此可以决定影响延迟的寄生电阻，电容等。 设计规则常表达为λ，λ是最小栅长的0.5倍。 影响匹配的一些因素 晶体管的匹配问题 用大小一致的晶体管 把大晶体管分解为几个大小相同的晶体管 所有要匹配的晶体管的电流方向要求一致 所有匹配的器件都要求有相同的边界条件，如果不同，则要加虚假（dummy）器件 差分对要采用共质心设计 大晶体管的版图 估算结寄生电容非常重要，当需要最小化结寄生电容时，可以用两个晶体管共用一个结。 共质心设计 对于匹配十分关键的差分对，一定要求做到共质心 共质心的意思构建两个关于某一个中心点完全对称版图 这样的好处在x和y方向的工艺变化被抵消掉了 电容可以用两层多晶中间夹着一层二氧化硅来实现 主要的误差源是腐蚀过度和二氧化硅厚度变化。一般腐蚀过度是主要因素，可以通过增加面积来使误差达到最小化。为了使匹配达到最好，我们将前面晶体管匹配引用到电容中。 电容的匹配 噪声考虑 为了最大限度减小来自于数字电路与衬底和模拟电路电源的耦合，需要采取一些特殊的措施 首先是数字电路和模拟电路必须用不同的电源线：理想的情况是数字电路和模拟电路的电源只能在片外相连，实际上往往做不到。最少要做到：如果一个压焊点既给模拟电路供电又给数字电路供电，要从该压焊点引出两条线分别给模拟电路和数字电路供电 掩蔽技术 掩蔽技术可以防护来自于或者去向衬底的电容耦合。可以减小两条金属线之间的cross-talk 引言 所设计的版图： 引言 加工后得到的实际芯片版图例子： 引言 加工过程中的非理想因素 制版光刻的分辨率问题 多层版的套准问题 表面不平整问题 流水中的扩散和刻蚀问题 梯度效应 引言 解决办法 厂家提供的设计规则(topological design rule)，确保完成设计功能和一定的芯片成品率，除个别情况外，设计者必须遵循 设计者的设计准则(‘rule’ for performance)，用以提高电路的某些性能，如匹配，抗干扰，速度等 设计规则 (topological design rule) 设计规则 上华0.6um DPDM CMOS工艺拓扑设计规则 设计规则Nwell 设计规则Nwell 设计规则active 设计规则poly1 设计规则poly1 设计规则High Resistor 设计规则High Resistor 设计规则poly2 设计规则poly2 设计规则implant 设计规则implant 设计规则contact 设计规则contact 设计规则metal1 设计规则via 设计规则metal2 设计规则power supply line 设计规则高阻多晶电阻 设计规则Poly-Poly电容 版图设计准则(‘Rule’ for performance) 匹配 抗干扰 寄生的优化 可靠性 匹配设计 在集成电路中，集成元件的绝对精度较低，如电阻和电容，误差可达±20%~30% 由于芯片面积很小，其经历的加工条件几乎相同，故同一芯片上的集成元件可以达到比较高的匹配精度，如1%，甚至0.1% 模拟集成电路的精度和性能通常取决于元件匹配精度 匹配设计 失配：测量所得的元件值之比与设计的元件值之比的偏差 归一化的失配定义： 设X1, X2为元件的设计值，x1, x2为其实测值，则失配δ为： 匹配设计 失配δ可视为高斯随机变量 若有N个测试样本δ1, δ2, …, δN，则δ的均值为： 方差为： 匹配设计 称均值mδ为系统失配 称方差