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基于FPGA的可控分频器的设计 覃东海 陈珍敬 （哈尔滨工业大学电气工程及自动化学院 150001） 指导教师：柳玉秀 【摘要】本文介绍了两种分频系数为整数或半整数的可控分频器的设计方法。其中之一可以实现50％的奇数分频。利用VHDL语言编程，并用QUARTERS||4.0进行仿真，用 FPGA 芯片实现。 关键词：半整数，可控分频器，VHDL, FPGA 【Abstract】 The paper presents two method for designing the controllable frequency divider which division ratio is integer or half-integer. The frequency divider implemented with a FPGA chip is described in VHDL and simulated with. Keywords: half-integer, simulated, controllable frequency divider, VHDL 1.引言 分频器是数字系统设计中的基本电路，根据不同设计的需要，我们会遇到偶数分频、奇数分频、半整数分频等，有时要求等占空比，有时要求非等占空比。在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频及非等占空比的奇数分频，实现较为简单。但对半整数分频，等占空比的奇数分频及可控分频实现较为困难。本文利用VHDL硬件描述语言，通过QuartusⅡ4.0开发平台，使用Altera公司的FPGA，设计了一种能够满足上述各种要求的较为通用的可控分频器。只要在分频器的输入端输入相应的分频系数，就可以得到所需的频率。 在通常的FPGA设计方法中，为了能实现等占空比的奇数分频，常采用对输入频率进行二倍频的电路，以及对倍频后的频率F进行偶数分频，这样大大降低了设计电路的最高工作频率，提高了对硬件的要求。 为此，本文的设计在不改变设计要求的前提下，对常规的设计方法进行了改进，实现了在不需要对输入频率进行二倍频的条件下的等占空比分频，从而更好的利用了FPGA的频率资源，同时还降低了设计的复杂性。 2．技术要求和技术特点 2．1 技术要求 1．实现整数及半整数分频，分频系数为28-0.5 。 2．对任意分频都能实现等占空比或非等占空比。 2．2 技术特点 1．采用FPGA芯片及EDA的设计方法，工作效率高。 2．采用VHDL硬件编程语言和模块化的设计方法，设计的可移植性好。 3．能实现奇数的等占空比分频，很好的利用了FPGA的频率资源。 4．十分轻松的实现了可控分频，降低了设计的复杂性。 3.系统设计 本文按现场EDA的设计流程，对可控分频器的设计思想和实现过程进行介绍，包括（VHDL）语言输入、单元模块生成、顶层电路生成、仿真结果等。硬件原理图见图1。 图1 可控分频器原理筐图 可控分频器由外部的晶振产生标准频率，利用外部的9位输入端口输入控制信号实现对其分频系数的控制。在可控分频器的设计中，采用9位输入数据代表其分频系数，其中高8位代表整数位，最后一位代表小数位，可以实现最大分频系数为28的分频。计数器的设计是整体设计的关键。 3．1程序设计思想 3.1.1 问题的分析： 由于现在的分频理论和技术都已经很成熟，所以我们也没有必要在这里谈论一些基本的分频方法。本设计的关键问题在于奇数的等占空比分频，这也是本设计的创新点所在。 3.1.2几种方案的讨论 方案一，此方法为传统的设计方法，如果分频系数N为偶数，采用具有二状态触发的（J,K）触发器或（D）触发器即可实现所要（求的）分频；如果分频系数N为奇数，根据公式fp=2f/2N，则先对基准信号倍频，再进行偶数分频（占空比为50%）。 显然这种方案不但设计复杂而且还大大降低了FPGA的工作频率，所以这种方法只会在设计一些分频系数较低且固定的场合下用到。 方案二，当分频系数N为偶数时，计数器从0到N-1循环计数，且计数器计数小于N/2时输出1，计数大于等于N/2则输出0；当分频系数N为奇数时，计数器从0到N-1循环计数，且计数器小于（N+1）/2时输出0，计数等于(N+1)/2时则输出0到1的跳变信号，且此跳变信号必须在标准时钟的下降沿跳变（满足50%占空比），计数大于（N+1）/2时则输出1。 很明显，采用这种方案没有利用倍频，可以充分利用器件的最高工作频率，且输出信号的占空比为50％。流程图如下： 图2 设计流程图 图3 方案二时序图 但是在现实中我们很快发现用单计数器根本不能实现对双边沿的探测。所以说这个方案只能在理论上成立，实际上根本做不出来。 方案三，这里我们对方案二进行了改进，采用