设计24进制的计数器用VHDL实现.pptVIP

数电实验报告 设计24进制的计数器用VHDL实现 实验目的： 通过两个十进制计数器74ls160实现成一个二十四进制的计数器，并且用vhdl硬件仿真来实现它。 设计思路： 首先通过一个十进制计数器74ls160，把它设计成为一个四进制的计数器，然后用另一个十进制的计数器74ls160,将它设计成为一个六进制的计数器，最后将他们用并行输出的方法连接起来，从而就设计出了一个二十四进制的计数器。 实验步骤： 首先利用一个十进制74ls160将其转换成一个四进制的计数器，如图所示 其次利用一个十进制74ls160将其转换成一个六进制的计数器，如图所示 最后将两个改好后的计数器用并行输出的方法连接起来，就成为了一个二十四进制的计数器。 用VHDL仿真： 利用前面的原理图，在仿真工具muxplus2中连接实物图，最后检测成功没有错误。之后开始绘制波形文件，利用引脚锁定，成功后进行硬件仿真，得出结论。 在波形文件中设置： 初始时间：0ns，结束时间：2.0us；间隔200.0ns； LD的周期：400.0ns EN的周期：400.0ns CR的周期：100.0ns CLK的周期：200.0ns 如图所示： 引脚锁定： 实验结论： 通过对两个相同的十进制计数器74ls160的转换，最后成功的将其转换成为二十四进制的计数