VerilogHDL与CPLD_FPGA项目开发教程作者聂章龙02单元项目开发项目四课件.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 任务一 概述 任务二 基本触发器 任务二 基本触发器 任务三 触发器的逻辑功能 任务四 时钟触发器 任务五 触发器的直接置位复位 任务六 不同逻辑功能触发器的相互转换* 项目四 触发器设计 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 【项目四】触发器设计 能力目标 能够设计出时钟触发器：D型触发器、 RS触发器、JK触发器和T型触发器 能够设计出置位、复位、异步、同步等触发器 能够设计出基本触发器 掌握触发器在数字系统中的应用 知识目标 掌握触发器的基本知识 培养遵守纪律、团结协作的工作态度 素质目标 培养学生编程技巧及利用触发器 进行时序逻辑电路设计的能力 通过时钟触发器的设计实例，介绍触发器的基本功能及在时序逻辑电路中的应用设计 内容 80 2 基本触发器和时钟触发器的基本功能 用Verilog HDL语言设计时钟触发器的方法及时钟触发器的应用 ①理解时钟触发器的工作原理。 ②编制程序，设计D型触发器、RS触发器、JK触发器和T型触发器。 编制程序，设计置位、复位、异步、同步等触发器。 触发器设计 情境1 时间 学时数 知识要点 技能训练 教学情境 序号 表2.4.1 教学情境设计表 教学任务 子任务一 子任务二 子任务三 子任务四 概述