第九讲：数字跑表模块设计.ppt

任务要求 设计一个数字跑表，实现“百分秒”、“秒”和“分”的计时及显示。“秒”和“分”能实现从“00”到“59”的循环计数；“百分秒”能实现从“00”到“99”的循环计数。时间显示利用的是开发板上提供的LED数码显示器。时钟信号来源于开发板提供的时钟信号。 具有复位、暂停、秒表计数的功能； 任务分析 模块划分 分频模块 计数模块 显示控制 确定FPGA的规格 设计方案 接口信号定义 设计输入 功能仿真 目的：对设计进行不带器件延时信息的逻辑功能仿真，验证电路功能是否满足设计要求 功能仿真---编写testbench 仿真波形 电路综合 综合之后的部分原理图 布局布线 布局：将综合输出的逻辑网表适配到具体FPGA器件的物理单元上 布线：实现FPGA器件元件之间的互连 布局布线之后的电路图 CLB的结构 IOB的结构 Bit文件生成、加载、系统调试 数字跑表设计 赵杰 图1 数字跑表的系统框图 百分秒、秒、分钟计数均采用BCD码计数方式 3 暂停信号低电平秒表计数，高电平停止计数 2 复位信号高有效，对系统异步清零 1 规格 编号 百分秒 计数器 秒计数器 分计数器 flag1 flag2 pause 跑表模块 clk reset ms_h ms_l s_h s_l m_h m_l 秒计数器 分计数器 flag pause reset s_h[3:0] s_l[3:0] m_h[3:0] m_l[3:0] clk 分钟信号低位 O m_l 分钟信号高位 O m_h 秒信号低位 O s_l 秒信号高位 O s_h 百分秒低位 O ms_l 百分秒高位 O ms_h 暂停信号，低电平计数，高电平暂停 I pause 复位信号，高电平有效 I reset 100HZ时钟输入 I clk 含义 I/O 信号名 module paobiao( clk, reset, pause, ms_h, ms_l, s_h, s_l, m_h, m_l ); input clk,reset,pause; output[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l; reg[3:0] ms_h,ms_l,s_h,s_l,m_h,m_l; reg flag1,flag2; ......（程序主体部分） ...... endmodule 原理图输入 Verilog/VHDL输入 DUT 查看输出波形 TESTBENCH module tb_paobiao; reg clk,reset,pause; wire [3:0] ms_h,ms_l,s_h,s_l,m_h,m_l; paobiao u_paobiao(clk,reset,pause,ms_h, ms_l,s_h,s_l,m_h,m_l); //时钟产生模块 initial begin clk = 1b0; end always #5 clk = ~clk; //复位信号产生 initial begin reset = 1b0; #100 reset = 1b1; #10 reset = 1b0; end //暂停信号产生 initial begin pause = 1b1; #300 pause = 1b0; #119905 pause = 1b1; #30 pause = 1b0; end endmodule 门级网表是利用厂商提供的器件库生成的，由与、或、非、寄存器等基本逻辑单元组成的连接关系 Synthesize Verilog/VHDL 原理图 门级网表 该网表可以用来进行门级前仿真，更重要的是还可以用来后端布局布线