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TLV1544 特征： 转换时间3 10毫秒10位分辨率的ADC??可编程掉电模式。 。 。 1毫安??宽范围的单电源供电的2.7伏至5.5 V直流直流??模拟0 V至VCC输入范围内置模拟多路复用器与8模拟输入通道TMS320系列DSP和微处理器SPI和QSPI的兼容串行接口结束时的转换（平机会）旗固有的采样和保持功能内建自测试模式可编程电源和转换率?异步起动转换为扩展采样硬件I / O输入时钟相位调整描述 该TLV1544和TLV1548是CMOS 10位 开关电容逐次逼近（SAR） 模拟至数字（A / D）转换器。每个器件 有一个片选（CS），输入输出时钟（I / O的 时钟），数据输入（数据输入）和输出串行数据 （数据输出），提供一个直接的4线 同步串行外设接口（光电所， QSPIE）主机的微处理器端口。何时 TMS320系列DSP的接口与一，一个额外的 帧同步信号（FS）的指示开始 串行数据帧。该器件允许高速 从主机的数据传输。 CLK输入的INV 提供灵活的串行进一步时机 接口。 除了高速转换器和多功能 控制能力，该器件具有片上 11通道多路复用器，可以选择任何一 8个模拟输入或任何3个内部自测试电压1。在采样和保持功能是自动的 除了采样周期延长，其中采样周期是由异步下降沿开始 CSTART。在A / D转换结束，最终的转换（平机会）输出变高以指示 转换完成。 TLV1544和TLV1548的设计与经营范围广泛的供应 电压非常低的功耗。省电功能是进一步加强与 软件编程的掉电模式和转换率。该转换器在设备纳入 具有差分高阻抗基准输入，方便比例转换，缩放， 从逻辑隔离模拟电路和电源噪声。一个开关电容设计使低错误 转换在整个工作温度范围。 模拟输入。内部的模拟输入多路复用。 （对于一个源阻抗大于 1千瓦，异步启动应该用来增加采样时间）。 阿以CS高到低过渡复位内部计数器和控制，使数据输入， 数据输出，以及I / O时钟内最大设定时间。低到高的过渡禁用数据入，数据 输出，以及I / O时钟在设定时间。 采样/转换启动控制。 CSTART控制一个模拟输入采样从一开始 选择多元化渠道。阿高到低的过渡启动模拟输入信号采样。一 低到高的过渡置于保持模式的采样和保持功能，并开始转换。 CSTART 是独立的I / O CLK和作品时，CS为高。低CSTART时间控制时间 抽样周期的开关电容阵列。 CSTART是绑到VCC，如果不使用。  余串行数据输入。 4位串行数据输入选择所需的模拟和试验电压下一个要转换 在一个正常的周期。这些位也可以设置转换率，使电源关闭模式。 当在微处理器模式下运行，输入数据的MSB首先提出，是对在转移 首4个上升（智富时钟的VCC =）或下降（智富时钟= GND之间）的I / O时钟（边后，民间组织）。 当在DSP模式下运行，输入数据的MSB首先提出，是转移的第一个四 下降（智富时钟的VCC =）或上升（智富时钟= GND之间）的I / O时钟（边后，统筹科）。 后4位的输入数据已输入的数据读入寄存器，其余是忽略数据 目前的转换期。 三态的A / D转换结果串行输出。数据输出是高阻抗状态当CS 高，积极当CS为低或以后电影服务统筹科（在DSP模式）。有了一个有效的CS信号，数据出被删除 从高阻抗状态，驱动级的逻辑对应的最高位或最低有效位值 以前的转换结果。数据输出的变化对落（微处理器模式）或增加（数字信号处理器 模式）的I / O时钟边缘。 结束转换。平机会去了关于第十届上升（微处理器模式下的低逻辑电平由高） 或第十下降（DSP模式）的I / O时钟边缘仍然很低，直到转换完成和数据的 准备转移。平等机会委员会也可以表明，该转换器正忙。 DSP帧同步输入。财政司司长表明一个串行数据帧到启动或出设备。财政司司长 是绑到VCC时，与微处理器的接口设备。 返回地面内部电路。所有电压测量方面的接地，除非另有 指出。 倒时钟输入。智富CLK是接GND时，一倒的I / O时钟是作为输入源使用 时钟。这会影响双方的微处理器和DSP接口。智富时钟如果是绑到VCC的I / O时钟是不 倒。智富时钟也可以调用一个内置的测试模式。 输入/输出时钟。的I / O时钟接收串行I / O在这两种模式时钟输入并执行以下 4在每个模式中的职能： 微处理器模式 ?当INVCLK =的VCC，I / O的时钟时钟到输入数据输入数据的4位寄存器的第一个四 我的上升沿/ O的多路后，民间社会组织的地址后，可用时钟上升沿第四。 当智富时钟=接地，输入数据位时钟的第一个下降沿，而不是4个。