数字系统设计第二章.pptVIP

常见的程序包 std_logic_1164; （VHDL标准包，定义VHDL基本数据类型，子类型，函数等） std_logic_arith; std_logic_unsigned; std_logic_signed; standard; （VHDL标准包，定义VHDL基本数据类型，子类型，函数等） textio; （仿真） 单元小结 1、一个完整的VHDL程序包括了库的调用、程序包的调用、实体说明和结构体描述四个部分。 注意：对于确定系统，实体的描述是唯一的。一个实体可以对应多个结构体，但一个结构体只能对应一个实体。 2、掌握常用的标准数据类型的应用。 3、常量是一个全局量，在设计描述中不发生变化。 变量是一个局部量，定义在进程或子程序中。赋值是立刻生效的。 信号对应着硬件内部实实在在的连线，用于实体、结构体、程序包的说明部分。赋值会产生延时。 注意：变量与信号的区别。 4、掌握常用基本语句的用法。区分并行语句与顺序语句的用法。 5、理解函数与过程的用法与区别。 1. 系统硬件描述能力强（适合大型项目与团队合作开发） 可描述系统输入、输出及其相互间行为与功能； 具有层次性－由上而下从高层次到低层次的结构式语法结构； 从行为描述，结构描述，到数据流描述； 2．与器件无关，与工艺无关（设计具有相对独立性） 3．