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图 例5-8的综合结果 if (control = 0) then x = q ; else q = in1; x=ZZZZZZZZ“; 图 例5-9的仿真波形图 【例5-14】 （以上部分同上例） process(control,q,in1) begin if (control=0) then x = q ; q = ZZZZZZZZ; else q = in1; x =ZZZZZZZZ“; end if; end process; end body_tri; 图 例5-10的仿真波形图 图5-11 例5-14的综合结果 if (control=0) then x = q ; q = ZZZZZZZZ; else q = in1; x =ZZZZZZZZ“; 图5-15 例5-11正确的综合结果 5.2.6 三态总线电路设计 【例5-15】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY tristate2 IS port ( input3, input2, input1, input0 : IN STD_LOGIC_VECTOR (7 DOWNTO 0); enable : IN STD_LOGIC_VECTOR(1 DOWNTO 0); output : OUT STD_LOGIC_VECTOR (7 DOWNTO 0)); END tristate2 ; ARCHITECTURE multiple_drivers OF tristate2 IS BEGIN PROCESS(enable,input3, input2, input1, input0 ) BEGIN IF enable = 00 THEN output = input3 ; ELSE output = (OTHERS = Z); END IF ; IF enable = 01 THEN output = input2 ; ELSE output = (OTHERS = Z); END IF ; IF enable = 10 THEN output = input1 ; ELSE output = (OTHERS = Z); END IF ; IF enable = 11 THEN output = input0 ; ELSE output = (OTHERS = Z); END IF ; END PROCESS; END multiple_drivers; 顺序赋值 图5-12 例5-15错误的综合结果 【例5-16】 library ieee; use ieee.std_logic_1164.all; entity tri is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri; architecture body_tri of tri is begin q = datain1 when ctl=00 else (others =Z) ; q = datain2 when ctl=01 else (others =Z) ; q = datain3 when ctl=10 else (others =Z) ; q = datain4 when ctl=11 else (others =Z) ; end body_tri; 并行赋值 进程(PROCESS)语句是最具VHDL语言特色的语句。因为它提供了一种用算法(顺序语句)描述硬件行为的方法。 一个结构体中可以有多个并行运行的进程结构，而每一个进程的内部结构却是由一系列顺序语句来构成。 需要注意的是，PROCESS结构中的顺序语句，及其所谓的顺序执行过程只是相对于计算机中的软件行为仿真的模拟过程而言的，这个过程与硬件结构中实现的对应的逻辑行为是不相同的。 5.3 顺序语句归纳 [进程标号：] PROCESS [(敏感信号参数表)] [IS] [进程说明部分] BEGIN 顺序描述语句 END PROCESS