数字逻辑设计总复习概述.pptVIP

1,2,3 用状态表进行设计 用状态图进行设计 一个电路的输入端可能有很多 000 111 110 101 100 A’ A’ A’ A’ A’B’ A’B A A A AB AB’ A 信号名和有效电平（续） 对每个门而言，如果2个输入都有效，则输出就有效。 对每个门而言，如果2个输入中的任何一个有效，则输出就有效。 “圈到圈”逻辑设计（续） “圈到圈”逻辑设计规则 器件输出的信号名应与器件输出引脚有相同的有效电平。也就是说，假如器件的符号在输出引脚有反相圈，则低电平有效，否则高电平有效。 如果输入信号的有效电平与所连接的输入引脚的有效电平相同，则当输入信号有效时，激活符号框内的逻辑功能。 如果输入信号的有效电平与所连接的输入引脚的有效电平相反，则当信号无效时，激活符号框内的逻辑功能。只要可能就应避免这种情形，因为它迫使我们要特别留意逻辑取反才能读懂电路。 可编程逻辑阵列PLA 一种组合的、二级“与-或”器件，对其编程可以实现任何“积之和”逻辑表达式，受限条件： 输入的数目（n） 输出的数目（m） 乘积项的数目（p） 可编程逻辑阵列PLA（续） 可编程阵列逻辑PAL 也是一种组合的、二级“与-或”器件，但或门阵列不可编程，是固定的。 7个与门，可编程 三态控制 双向引脚 乘积项较多时可分解成 “与-或-与-或”来实现。 可组成时序电路 通用阵列逻辑器件GAL 可以通过编程实现组合和时序电路。 输出极性选择 下图编程为纯组合模式 译码器 译码器（decoder）是一种多输入、多输出电路，它将输入编码转换为输出编码。 输入码字到输出码字之间存在一对一的映射关系。 最常用的输入编码是n位二进制编码，最常用的输出编码是m中取1码。通常有mn。 n位输入编码不一定代表0到2n-1个整数，可表示任意信息。 有效的输入编码数不一定有2n个，如十进制译码器。 对4位二进制编码进行译码： 使用一个4-16译码器； 使用两个3-8译码器。 译码器（续） 当N3等于0时，使能上面的译码器U1，译码电路对0000-0111共8个输入组合进行译码。 当N3等于1时，使能下面的译码器U2，译码电路对1000-1111共8个输入组合进行译码。 用译码器和门电路实现组合逻辑电路。 编码器 编码器（encoder）也是一种多输入、多输出电路，它将输入编码转换为输出编码，输入码字到输出码字之间存在一对一的映射关系，但输入码字长度比输出码字长度要长。 当多个请求有效时，编码器产生最高优先级的请求的编号，这样的器件称做优先编码器。 注意编码器的级联使用方法 三态器件 共享总线时，不允许有一个以上的三态器件同时处于非高阻状态。 对典型的三态器件，进入高阻态比离开高阻态快，即tpLZ和tpHZ都小于tpZL和tpZH。 使用三态器件唯一真正安全的方法是设计控制逻辑，以保证同线上有一段足够长的截止时间（dead time），在此期间不应有任何器件驱动同线。 多路复用器 多路复用器（multiplexer）将n个数据源中的一个连接到输出端。 有s个输入用于选择n个数据源，所以s＝?log2n?。 多路复用器（续） 74x151的真值表 用多路复用器实现组合逻辑电路 奇偶校验电路 比较器 比较两个二进制字的电路叫做比较器。根据需要它可以输出相等、不相等、大于或小于信号。 并行式比较器：速度较快，器件较多。 迭代式比较器：速度较慢，器件较少。 74x85：4位的比较器 AGTBOUT＝(AB)＋(A＝B)·AGTBIN AEQBOUT＝(A＝B)·AEQBIN ALTBOUT＝(AB)＋(A＝B)·ALTBIN (A B)＝A3·B3＋(A3⊕B3)·A2·B2＋(A3⊕B3 )·(A2⊕B2)·A1·B1＋(A3⊕B 3 )·(A2⊕B2 )·(A1⊕B1)·A0·B0 多位比较 比较器（续） 加法器 半加器（half adder）把2个1位二进制数X和Y相加，产生一个2位和，和的低位命名为HS（半加和），高位命名为CO（进位输出）。 有：HS＝X⊕Y，CO＝X·Y。 全加器（full adder）把2个1位二进制数X和Y以及来自低位的进位CIN相加，产生一个2位和，和的低位命名为S（全加和），高位命名为COUT。 有：S＝X⊕Y⊕CIN＝X·Y·C I N＋X·Y·CIN＋X·Y·CIN＋X·Y·CIN； COUT＝X·Y＋X·CIN＋Y·CIN 加法器（续） 串行加法器（又叫行波进位加法器，ripple adder） 先行进位加法器 第7章时序逻辑设计原理 双稳态元件 用反相器构成的双稳态元件 锁存器与触发器 锁存器（latch）和触发器（flip-flop