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实验一 七段数码显示译码器 实验目的 学会的破解quartusII方法并破解机房电脑。 掌握七段数码管显示的工作原理并能够用verilog语言编程。 初步了解quartusII建立程序编译、仿真及下载的操作流程并学会七段数码显示译码器的Verilog硬件设计。 实验原理 7段数码管是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能做十进制BCD译码，然而数字系统中的处理和运算都是二进制，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。本实验中的7段译码管输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右 实验内容 1、实现BCD/七段显示译码器的“ Verilog ”语言设计。 说明：7段显示译码器的输入为：IN0…IN3共4根， 7段译码器的逻辑表，同学自行设计，要求实现功能为：输入“ 0…15 ”（二进制）输出“ 0…9…F ”（显示数码），输出结果应在数码管（共阴）上显示出来。 2、使用工具为译码器建立一个元件符号 3、设计仿真文件，进行验证。 4、编程下载并在实验箱上进行验证。 实验步骤 第一步 破解quartusII 在安装目录找到本机中关于quartusII的证书文件 运行未破解的quartusII，在【tools】【license setup】路径下的倒数第三行中找到本机网卡号并复制； 以记事本方式打开证书文件，在编辑替换中将证书文件中host id后面的号码替换为上一步复制的内容,保存退出； 在quartusII中打开【tools】【license setup】中找到证书所在路径并打开单击ok即完成破解。 证书所在目录 license setup选项 找到本机网卡号 替换证书中HOST ID为本机网卡号 破解成功 第二步 进行七段数码管显示的实验 新建Verilog工程项目，编写代码并保存至与模块名对应的项目文件夹。 编译程序，编译无误后，在【tools】【netlist viewers】里面选择RTL视，观察电路结构。 新建波形文件进行仿真。保存时要和源程序存放在同一目录下。设置好输入波形参数后，开始仿真。在仿真后输入输出波形中观察逻辑关系是否正确。 将实验箱和PC合理连接起来。打开EDA6000软件，设置好芯片类型为ACEX1K（EP1K30TC144-3），载入模式４。 根据EDA6000界面内管脚对应芯片的实际管脚在QUARTUSⅡ里面设定管脚号并检查无误。 将程序下载至FPGA内，并在EDA6000软件界面内进行验证测试。 程序代码 module DECL7S(A,led7s); input [3:0] A; output [6:0] led7s; reg [6:0] led7s; always @(A) begin case(A) 4b0000:led7s=7b0111111; 4b0001:led7s=7b0000110; 4b0010:led7s=7b1011011; 4b0011:led7s=7b1001111; 4b0100:led7s=7b1100110; 4b0101:led7s=7b1101101; 4b0110:led7s=7b1111101; 4b0111:led7s=7b0000111; 4b1000:led7s=7b1111111; 4b1001:led7s=7b1101111; 4b1010:led7s=7b1110111; 4b1011:led7s=7b1111100; 4b1100:led7s=7b0111001; 4b1101:led7s=7b1011110; 4b1110:led7s=7b1111001; 4b1111:led7s=7b1110001; endcase end endmodule 编译结果 RTL 仿真设置 仿真结果 实验箱设置 五、实验总结 这是第一次使用QuartusII工具，本次实验课作为初学者我感到自己知识的匮乏，还是有些力不从心，许多工具的应用还得有赖于老师的讲解，所以课余时间要多练习QuartusII的应用，让自己更加熟练的掌握这门Verilog语言。通过本次试验的上机操作运行，经过两节课的努力，我和同组的同学还是成功的模拟并仿真了七段数码管显示，并成功地在EDA6000试验箱上进行了检验验证。本次试验过后我会充分的总结自己的不足